msrgr的专栏

　　用数字信号完成对数字量进行算术运算和逻辑运算的电路称为数字电路，或数字系统。由于它具有逻辑运算和逻辑处理功能，所以又称数字逻辑电路。现代的数字电路由半导体工艺制成的若干数字集成器件构造而成。逻辑门是数字逻辑电路的基本单元。存储器是用来存储二进制数据的数字电路。 　　数字电路中D触发器和D锁存器分别有什么作用？下面用6种方法，分别是功能的文字叙述、功能表、状态转移真值表...

2、布尔代数知识的练习会对你的电路设计能力有着潜移默化的影响，举个非常简单的例子，独热码检测电路，目的是检测一个例如8位数码是否为独热码（只有一个比特位为1，其他全部为0），最直接想到的就是把这8比特数码加起来，然后看其结果是否为1，对应的代码如下所示：综合器大约会根据上述代码综合出什么电路呢，大概也就是用target_library中现成的全加器模块或者所谓的“random log...

Question:Come up with logic that counts number of ‘1’s in a 7 bit wide vector. You can only use combinational logic.Answer:Following is one of the ways to come up with such logic.Input vector ...

RTL设计几千万行RTL我是不信的，如果说gate level那随随便便几千万行。以本人开发经验来看，一个chip RTL代码上100万行是正常代码量。上200万行就是超大规模的设计。上500万行就不可想象，上1000万行应该是不存在的。以人员能力来讲，一个牛人一般只能维护10万行代码，差一点的5万行就不错了。一个100万行代码量的chip仅仅RTL人员就需要20个左右。一般的项目纯粹负责R...

把一个二进制数右移N位，规则为：除符号位外，全部右移N位，如果数字是一个无符号数值，则用0填补最左边的N位，如果数字是一个有符号数值，则用1填补最左边的N位，也就是说如果数字原先是一个正数，则右移之后在最左边补N个0；如果数字原先是个负数，则右移之后在最左边填补N个1。例子：0000 0010 >> 1 = 0000 0001 0000 1010 >> 2 ...

在诸多检错手段中，CRC是最著名的一种。CRC的全称是循环冗余校验，其特点是：检错能力极强，开销小，易于用编码器及检测电路实现。从其检错能力来看，它所不能发现的错误的几率仅为0.0047%以下。从性能上和开销上考虑，均远远优于奇偶校验及算术和校验等方式。因而，在数据存储和数据通讯领域，CRC无处不在：著名的通讯协议X.25的FCS（帧检错序列）采用的是CRC-CCITT，W...

(reprinted)https://www.mathworks.com/help/physmod/simscape/ug/what-is-hardware-in-the-loop-simulation.htmlHardware-in-the-loop (HIL) simulation is a type of real-time simulation. You use HIL simula...

由于没有自己的专属处理器架构(Intel、AMD及IBM同为美国公司，他们掌握核心专利的x86、POWER架构可以理解为美国的专属产品)，中国、日本及欧盟无一例外的将目光投向了更加开放的ARM架构。ARM仍旧是平台生态最好、产品最完善的一种(ARM并非开源，但其授权模式却相对开放;ARM是英国公司，并被软银控股，较难受到国际政治关系和格局影响...

VCS filelist 文件格式VCS在运行仿真一般都会加仿真参数 –f filelist，filelist 是包含其他的仿真参数和整个工程的文件列表。具体格式如下：//file list format, just for example+v2k-sverilog+define+USE_ASYNC_FIFO+incdir+../rtl/+incdir+../sv/...

To change the binary complement to be signed decimal data.In RTL, 对于负数取反加1In C or MATLAB, 对于负数，直接减最大值。Ex, 14 bits signed data changes to decimal data.

当写指针超过最后的FIFO地址时，写指针将使未使用的MSB（Most Significant Bit的缩写，指最高有效位）递增，同时将其余的位设置为零，如图1所示（FIFO已经回环并翻转指针的MSB位）。如果两个指针的MSB相同，则意味着两个指针都回环了相同的次数。使用n位指针，其中（n-1）是访问整个FIFO存储器缓冲区所需的地址位数，将写时钟域的写指针同步到读时钟域，当两个指针（包括M...

时钟切换逻辑避免产生glitch的原理先关闭当前时钟，再打开目标时钟。而不管关闭还是使能，都必须保证当前时钟或目标时钟的使能信号的跳变都分别在时钟为低电平期间进行的，防止产生时钟glitch。这样在时钟切换时就必然要经历4个阶段：1）选择信号改变、2）在clk1为低时停掉clk1的选择 、3）在clk2为低时打开clk2的选择端、3）正常工作，完成切换。 无缝切换需要解决两个问...

conflict提示，这些提示会直接显示在conflict的相应文件中。<<<<<<< HEAD(remote)some changes=======other changes>>>>>>> local commit 1. 当git pull --rebase 发生confict文件时，

getch.db只包含有用 boolean 表达式描述的单元电路逻辑。在dc时dc首先将RTL代码转换为通用的布尔表达式，就是getch格式，这个是与具体工艺无关的，是未优化的电路。target_library，是综合的目的库，里面是要映射的逻辑单元，将目标库中的文件设计成门级网表。       DC综合的流程分三步，转化，优化，映射。综合分为三个部分：Synthesis= Translate...

安装全套Synopsys软件－－关于操作系统的选择发表于 2008-12-3 操作系统的选择很重要，我试过了ubuntu7.10，8.04，都或多或少有问题，RedHat9，AS3，SuSe10.2，CentOS4.6，CentOS5.2都有问题，总之不能全部安装，最后我用了RedHat AS 4，成功，所有Synopsys软件全部搞定。所以我推荐安装EDA软件的朋友们，不要走弯路，就用A...

https://blog.youkuaiyun.com/moon9999/article/details/75808353 Design Compiler的作用是将RTL级代码转化为门级网表，为后续的时序分析和后仿做准备，其过程主要包括translation、optimization和mapping。DC的实...

（转）做为外企工作人，只简单介绍跨国企业的职级，分两条线，管理类与技术类管理类PM-->senior PM-->Program M-->Senior Program M->Director->Senior D-->Region VP->VP-->Enterprise VP->CXO技术类 Technican->engineer...

Q: x/2500025000 / 1024 = 24.4approximate_calculation_025000 = 1024 * 24 = 1024 * 8 * 3 =. (1024 * 8 * 3 * 3) / 3 =. (1024 * 8 *8 ) / 3 = 21845approximate_calculation_125000 = 1024 * 24 = 102...

volatile 影响编译器编译的结果,volatile指出 变量是随时可能发生变化的，与volatile变量有关的运算，不要进行编译优化，以免出错，（VC++ 在产生release版可执行码时会进行编译优化，加volatile关键字的变量有关的运算，将不进行编译优化。）例如：volatile int i=10; int j = i; ... int k = i;volatile...

前端：      就是将你的想法或别人的想法用你设计的电路来实现，也就是说你可以通过电路设计来实现你的想法。可以这样说，那时你就是一个科学家。有人这样认为：一个好的前端IC设计师不应该叫设计师而应该叫科学家。后端：      就是将你设计的电路制造出来，要在工艺上实现你的想法。    除了RTL编程和仿真这两个基本要求外，前端设计还可以包括IC系统设计、验证(verification)、综...

不断的重复的看自己的代码代码提测前，要多看几次，有时候能看出一些隐藏的代码BUG的，有时候也会觉得，昨天写的代码，真垃圾，还是有蛮多代码要优化的。在看代码的时候，最好顺便做到下面几点：代码收拢性要强，不要存在那种类似的代码满天飞，能封装起来的就封装；业务代码一定要有必要的准确的注释，千万别信那套方法名命名好了就能解释清楚的鬼话；变量名要起好；代码抽象层次要一致，不要跳跃，例如，...

cpu中（cache或寄存器）或DDR中或flash中的 一个或者多个bit发生位反转如0变为1，1变为0.这样的变化没有软件参与，是硬件自己变的