msrgr的专栏

转载 FPGA设计-时序约束（上篇，理论篇）https://blog.youkuaiyun.com/u012176730/article/details/54412323?utm_medium=distribute.pc_relevant_right.none-task-blog-BlogCommendFromMachineLearnPai2-8.nonecase&depth_1-utm_source=distribut...

电源噪声是电磁干扰的一种，其传导噪声的频谱大致为10kHz~30MHz，最高可达150MHz。电源噪声，特别是瞬态噪声干扰，其上升速度快、持续时间短、电压振幅度高、随机性强，对微机和数字电路易产生严重干扰。ex. 12V直流电源输入，转换为6V输出。PWM方式将12V首先转换为12V、0V的占空比为50%的电源信号，然后在滤波为6V直流输出。PWM转换过程便会产生噪声。脉冲宽度调制...

A clock frequency odd divider with nearly 50% duty.ex1. the odd divider number is 3.1. Using the posedge of clock, a 2-bit counter is cyclically added up from 0 to 2, and the new clock_1 will be r...

input delay, output delay在vivado中使用范围　　转载：通过作者使用总结情况，IO口时序约束主要使用在以下情况：1.         数据交换频率较高　　由于IO时序约束一般计算值都是在几纳秒，当FPGA和外部数据交换频率较低，如FPGA操作640*480的TFT液晶进行刷屏，数据传输频率仅仅24Mhz，一个数据时钟都有41.666ns，完全不用约束都能满足...

现在我遇到一个问题，就是两个时钟周期之间相差太多，超出了扩展限制，也就是TIM-276这个错误，路径就不能被约束了。现在的解决办法是使用set_max_delay 和set_min_delay来约束，但是这个延迟的值具体怎么计算， set_output_delay为负值表示留的margin更大，对于hold更悲观； 对于setup更乐观。 我觉得如果是top level的话直接设一个s...

LUT initial valueThe initial value is the turth table value, which is the stored value in ram(LUT). ex_0, 8'h78 = 8'b0111_1000;ex_1, 4'h6 = 4'b0110;

外部clock及reset进入PLL, 时钟倍频（或分频）后接到BUFG，进而驱动各自电路。图中reset除了驱动reset，还驱动了部分电路，不建议这样，最好只驱动reset，内部复位使用PLL LOCK信号...

FPGA源同步输入时序约束https://blog.youkuaiyun.com/huan09900990/article/details/77154355?utm_source=blogxgwz2https://blog.youkuaiyun.com/huan09900990/article/details/75312878?utm_source=blogxgwz0https://blog.youkuaiyun.com...

ASIC前端需要考虑的东西更多，除此之外还有DFT设计等方面，的确ASIC前端要比FPGA更难。我举个简单点的例子，比方对于状态机的实现，Asic就比较青睐格雷码，而Fpga则倾向于独热码。为什么呢？这是因为格雷码状态少，所以Asic实现时所需要的寄存器就少，资源就比较少；独热码的状态虽然多，但相应的组合逻辑少，而在Fpga实现时，主要受限于组合逻辑的之间的互连。如果不那么地追求性能的话，...

复位根据复位的分类，FPGA内部复位可以分为硬复位，逻辑复位、软复位等;　　硬复位：      通常接到PLL。故名思议，即外部引脚引入的复位，可以在上电时给入，使整个FPGA逻辑配置完成后，能够达到稳定的状态，这种复位重要性在于复杂单板上除了FPGA外，可能还有多个器件(CPU、DSP)，其上电顺序不同，在未完成全部上电之前，其工作状态为不稳定状态。这种复位引脚可以通过专用时钟管脚引...

 state_0 :　if( cnt  == 7)                     state_next = state_1; //        else                               state_next = state_0;此处若losing else则会发生critical error，无论cnt是否到7，都会直接跳转到state_...

1 parameters setting1.1 restrict countrestrict count, do not use when the data width is fully used.ex, the output width is 4, the maximum output value will be 4'hf when "restrict count" is deass...

xillix上电时，若变量未加复位，则不一定是初始值为0；查看综合后schematic，可以发现，下例中的sys_rst_cnt初始值竟然是RST_TM；从而导致sys_rst一直为0，复位为起作用。故而在变量定义时，指明初始值。...

logic cellsDevice capacity is often measured in terms of logic cells, which are the logical equivalent of a classic four-input LUT and a flip-flop. The ratio (xilinx) between the number of logic cel...

1. 相位关系外部器件发送数据的时钟沿，与fpga采样数据所用的时钟沿是不是都是相同类型的时钟边沿。同沿捕获：外部器件在时钟的上升沿发送数据，fpga在时钟的上升沿捕获数据；相反沿捕获：外部器件在时钟的上升沿发送数据，fpga在时钟的下降沿捕获数据。通常用相反沿捕获，即RX在clock posedge接收数据，则TX在clock negedge发送数据，这样可以保证数据最好的采样效...