altera小实验——HEX 7-segment display

最新推荐文章于 2024-11-07 00:52:39 发布

尼德兰的喵

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分类专栏： FPGA相关 EDA工具使用笔记文章标签： altera

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该实验使用Altera DE2开发板上的Cyclone II FPGA，通过Quartus 13.0进行设计。目标是在HEX0的7-segment display上每秒递增显示数字0到9。KEY[0]按钮作为复位信号，当按下时系统重置。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

实验所用板子为altera DE2板子，FPGA为Cyclone II:EP2C35F672C6，quartus版本为13.0

实验目的

在DE2板子的7-segment display数字显示屏HEX0上每秒加一显示数字0-9。

KEY[0]为复位信号，按下时为0。

实验代码

/*
HEX0[0] = 1'b0; //enable 

|||||[0]||||
[5]      [1]
|||      |||
|||||[6]||||
[4]      [2]
|||      |||
|||||[3]||||

*/

module work
	#(
		parameter ZERO 	= 7'b1000000,
		parameter ONE 	= 7'b1111001,
		parameter TWO 	= 7'b0100100,
		parameter THREE = 7'b0110000,
		parameter FOUR 	= 7'b0011001,
		parameter FIVE 	= 7'b0010010,
		parameter SIX 	= 7'b0000010,
		parameter SEVEN = 7'b1111000,
		parameter EIGHT = 7'b0000000,
		parameter NINE  = 7'b0010000
		) 
	(
	CLOCK_50,
	KEY,
	HEX0
		);
input CLOCK_50;
input [3:0]KEY;
output [6:0]HEX20;

wire rst = !KEY[0];
wire clk