FPGA知识汇集-串行 RapidIO: 高性能嵌入式互连技术

本文摘自：德州仪器网站

串行RapidIO: 高性能嵌入式互连技术 | 德州仪器 (http://ti.com.cn)

串行RapidIO针对高性能嵌入式系统芯片间和板间互连而设计，它将是未来十几年中嵌入式系统互连的最佳选择。

本文比较RapidIO和传统互连技术的优点；介绍RapidIO协议架构，包格式，互连拓扑结构以及串行RapidIO物理层规范。介绍串行RapidIO在无线基础设施方面的应用。

RapidIO 与传统嵌入互连方式的比较

随着高性能嵌入式系统的不断发展，芯片间及板间互连对带宽、成本、灵活性及可靠性的要求越来越高，传统的互连方式，如处理器总线、PCI总线和以太网，都难以满足新的需求 。

处理器总线主要用作外部存储器接口，如德州仪器(TI) C6000系列DSP的外部存储器接口，可支持外接同步SDRAM、SBSRAM及FIFO，也可支持异步SRAM、FLASH等。外部存储器接口也可用作与板内FPGA或ASIC芯片互连，这种情况下，FPGA或ASIC模拟一个DSP支持的存储器接口，DSP则把FPGA或ASIC当作存储器来访问。

这类同步接口带宽可达10Gbps，如德州仪器TMS320C6455 DSP的DDR2接口最大带宽为17.066Gbps，SBSRAM接口最大带宽为8.533Gbps。然而，这种接口也存在一些局限性：

1. 接口管脚多，硬件设计困难。常见的DDR2接口有70～80个管脚；
2. 只能用于板内互连，无法用于板间互连；
3. 不是点对点的对等互连，DSP始终是主设备，其它器件只能做从设备。

PCI是广泛用于计算机内器件互连的技术。传统PCI技术也采样类似于上述存储器接口的并行总线方式，如TMS320C6455 DSP的PCI接口，有32bits数据总线，最高时钟速度为66MHz，共有42个管脚。

最新的串行PCI Express技术采用与串行RapidIO（SRIO， Serial RapidIO）类似的物理层传输技术，使得带宽达到10Gbps左右。

但由于其主要的应用仍是计算机，而且为了兼容传统PCI技术，使得它在嵌入式设备方面的应用具有一定的局限性，如不支持点对点对等通信等。

众所周知，以太网是使用最广泛的局域网互连技术，它也被扩展应用到嵌入式设备互连，但它的局限性也是显而易见的：

1. 不支持硬件纠错，软件协议栈开销较大；
2. 打包效率低，有效传输带宽因此而减小；
3. 只支持消息传输模式，不支持对对端设备的直接存储器访问(DMA, Direct Memory Access)。

针对嵌入式系统的需求以及传统互连方式的局限性，RapidIO标准按如下目标被制定：

1. 针对嵌入式系统机框内高速互连应用而设计。
2. 简化协议及流控机制，限制软件复杂度，使得纠错重传机制乃至整个协议栈易于用硬件实现。
3. 提高打包效率，减小传输时延。
4. 减少管脚，降低成本。
5. 简化交换芯片的实现，避免交换芯片中的包类型解析。
6. 分层协议结构，支持多种传输模式，支持多种物理层技术，灵活且易于扩展。

图1展示了RapidIO互连在嵌入式系统中的应用。

图1 RapidIO在嵌入式系统中的应用

表1总结比较了的三种带宽能达到10Gbps的互连技术：以太网，PCI Express和串行RapidIO，从中可以看出串行RapidIO是最适合高性能嵌入式系统互连的技术。

表1 10G级互连技术比较

串行RapidIO协议

RapidIO行业协会成立于2000年，其宗旨是为嵌入式系统开发可靠的，高性能，基于包交换的互连技术。RapidIO协议的简要发展历史是：

1. 2001年初，最初的标准被发布
2. 2002年6月，1.2版标准发布
3. 2005年6月，1.3版标注发布

串行RapidIO是物理层采用串行差分模拟信号传输的RapidIO标准。SRIO 1.x 标准支持的信号速度为1.25GHz、2.5GHz、3.125GHz；正在制定的RapidIO 2.0标准将支持5GHz、6.25GHz.

目前，几乎所有的嵌入式系统芯片及设备供应商都加入了RapidIO行业协会。德州仪器(TI) 2001年加入该组织，2003年成为领导委员会成员。2005年底，德州仪器(TI)推出第一个集成SRIO（Serial RapidIO）的DSP，后来又陆续推出共5款支持SRIO的DSP，这使得RapidIO的应用全面启动。

RapidIO协议结构及包格式

为了满足灵活性和可扩展性的要求，RapidIO协议分为三层：逻辑层、传输层和物理层。图2说明了RapidIO协议的分层结构。

图2 RapidIO协议分层结构

逻辑层定义了操作协议；传输层定义了包交换、路由和寻址机制；物理层定义了电气特性、链路控制和纠错重传等。

象以太网一样，RapidIO也是基于包交换的互连技术。如图3所示，RapidIO包由包头、可选的载荷数据和16bits CRC校验组成。包头的长度因为包类型不同可能是十几到二十几个字节。每包的载荷数据长度不超过256字节，这有利于减少传输时延，简化硬件实现。