21、计算的物理层面与VLSI电路构建解析

计算的物理层面与VLSI电路构建解析

在计算领域，硬件的物理特性对于其性能和能耗有着至关重要的影响。当前的硬件设计存在着能量损失巨大的问题，而解决这一问题的关键在于提高电子的平均自由程并减小相关参数L。

计算物理特性的优化思路

电子在电路中的运动可以类比为在某种“蜂蜜”中移动。我们应努力增加电子的平均自由程并减小L。在(Et)sw中存在一个100的因子（而非104，因为改变平均自由程时Tcol也会改变）。当前的硬件设计很糟糕，能量损失巨大，从物理角度来看，我们完全有能力在提高速度的同时降低能耗。

一个明显的优化建议是缩小机器的尺寸。通过将L按比例因子α < 1进行缩放，即L → αL，我们可以得到一些有益的结果。由于/col不随缩放而变化，(L//c0i)² → α²(L//c0i)²，且栅极下的电子数量N与面积成比例缩放，即N → α²N。这表明缩小组件尺寸是有利的，尽管不能将α缩放到过小的值，但这种缩放行为显示了缩小组件的优势。

这里提出的(Et)观点是一种独特的视角，可能存在错误。(Et)可能为常数的想法让人联想到量子力学中的不确定性原理，如果真是如此，希望能有一个基本的解释。而且，从简单的关系Power = E/t = (Et)/t²可以看出，降低耗散作用(Et)应能减少高速机器的功率损失。

VLSI电路构建基础

VLSI（超大规模集成电路）的物理技术是一个令人惊叹的工程和工业制造的胜利，但普通大众往往没有意识到其精妙之处。制造芯片所需的精度和技能非常惊人，如今我们已经能够在极小的芯片上集成大量信息。下面主要介绍nMOS技术下VLSI组件的基本制造过程。

平面工艺制造技术

制造过程始于一块非常纯净的硅晶体。硅材料在被应用于电子领域之前，已经被研究了很多年，最初它既稀有又充满杂质，而现在在实验室中可以制造出极其纯净的硅。

首先，将一块约四英寸见方且有一定深度的硅块切成薄片。在这个硅衬底上构建集成电路需要依次铺设不同的层，包括氧化物、多晶硅和金属。需要记住的是，MOSFET的源极和漏极是在轻掺杂的p型硅材料中注入n型区域形成的，我们使用的硅晶圆实际上就是这种p型材料。

• 第一步：创建和处理氧化层
  • 在高温下将氧气通过晶圆表面，生长出一层二氧化硅（SiO₂）。
  • 在氧化物上涂抹一层“抗蚀剂”，这是一种有机材料，经过烘烤使其固定。
  • 抗蚀剂在紫外线照射下会分解，利用这一特性，将一个“掩膜”覆盖在材料上，掩膜由透明材料和紫外线不透明物质组成，不透明物质覆盖的区域下的SiO₂将被保留。
  • 用紫外线（或X射线）轰击晶圆，未被掩膜不透明区域保护的抗蚀剂分解并被冲洗掉，露出可以用强酸（如氢氟酸）去除的SiO₂通道。
  • 抗蚀剂不会被酸去除，它保护了其下方的SiO₂层。最后用有机溶剂去除抗蚀剂，留下带有“硅孔”的氧化层。

graph LR
    A[高温通氧生长SiO₂] --> B[涂抹抗蚀剂]
    B --> C[覆盖掩膜]
    C --> D[紫外线轰击]
    D --> E[冲洗抗蚀剂]
    E --> F[用酸去除SiO₂通道]
    F --> G[用有机溶剂去除抗蚀剂]

• 第二步：铺设耗尽型晶体管基础材料
  耗尽型晶体管与增强型晶体管的结构不同，它在栅极下方的源极和漏极之间有一层浅的n型硅层。这种晶体管通常处于导通状态，只有在栅极施加负电荷时才会截止。为了在芯片上制造这种晶体管，需要先确定其栅极区域，然后在这些区域创建一层非常薄的n型掺杂硅。具体操作是再次在晶圆上覆盖抗蚀剂，放置一个掩膜，其透明区域代表耗尽区域。用紫外线或X射线轰击晶圆后，露出的硅基板区域用磷、砷或锑进行掺杂，形成所需的耗尽区域，最后冲洗掉剩余的抗蚀剂。

• 第三步：处理多晶硅层
  高掺杂的多晶硅具有较好的导电性，可用于构建晶体管的栅极等。在处理多晶硅之前，需要像最初一样在晶圆上再涂一层薄的氧化物，通过在氧气中加热晶圆来实现（这会使晶圆上的氧化物深度不均匀）。然后在晶圆上涂上多晶硅并覆盖另一个掩膜，用于去除不需要的多晶硅。接着，通过去除不在多晶硅下方的氧化物并对暴露的硅区域进行大量掺杂（如用磷）来构建晶体管的漏极、源极和扩散层。多晶硅下方的耗尽层会受到保护，不会被额外污染。

通过这些步骤，我们可以看到增强型晶体管是如何形成的。在绘制电路时，采用特定的约定来表示不同的层，如导电（扩散）硅用绿色表示，耗尽区域用黄色表示，金属用蓝色表示。还会添加金属层作为“扁平导线”来长距离传输电流，并设置接触点以确保电流在不同层之间自由流动。

电路设计规则

在设计芯片电路时，有许多规则需要遵循。定义一个长度单位λ，芯片上的所有长度都用这个变量表示。随着时间的推移，λ的值不断减小，例如1978年约为3微米，到1985年降至1微米。

规则类型	具体规则
路径宽度	扩散和多晶硅路径的最小宽度为2λ；金属线至少为3λ宽，以防止“电迁移”现象，即金属原子在电流方向上漂移，过细的金属线可能会受到严重破坏。
路径间距	导电路径不能放置得太近，以免发生电压击穿，导致电流在电路中交叉。通常要求间距至少为2λ。
晶体管规则	形成栅极的多晶线应延伸到扩散区域边缘之外，通常至少重叠2λ，以防止漏极和源极短路形成导电路径。
连接规则	当连接金属线到其他路径时，接触点通常做成方形，并且路径物质应至少围绕接触点λ的距离，以防止电流通过金属泄漏到周围环境。

电路设计与特定电路类型

在实际设计特定电路时，需要设计复杂的掩膜并交由制造商进行生产。有一种标准的启发式技术用于绘制电路，它能告诉我们电路布局的拓扑结构，但不涉及几何尺寸。

电路设计表示方法

例如，NAND门的“棒图”可以清晰地展示电路中的重要互连关系，但实际的物理产品可能在尺寸上与棒图有很大差异。为了简化设计，有时可以用黑盒来表示芯片上的子电路。

移位寄存器电路

移位寄存器是一种常见的电路，它可以表示为一个双时钟控制的反相器链，由多晶硅路径交叉。两个互补的时钟脉冲通过多晶硅线传输，当它们与扩散线交叉时形成通晶体管。只有当多晶硅线的时钟脉冲开启时，通晶体管才允许电流从源极流向漏极。在每个时钟脉冲到来时，链中的下一个反相器会切换状态并保持新值，直到下一个时钟脉冲到来。这种电路比一堆触发器和逻辑门更简单易懂，并且如果需要，还可以将其闭合形成一个循环，用作存储器。

graph LR
    A[时钟脉冲1] --> B[多晶硅线1]
    C[时钟脉冲2] --> D[多晶硅线2]
    B --> E[通晶体管1]
    D --> F[通晶体管2]
    E --> G[反相器链]
    F --> G

可编程逻辑阵列（PLA）

可编程逻辑阵列（PLA）用于解决机器中的“如果 - 那么”控制问题，即根据给定的输入数据确定机器下一步的操作。设计一个能实现此功能的设备，首先要知道给定传感器集对应的指令集。

例如，通过一个表格可以表示传感器线和指令线之间的对应关系。一种直接但低效的控制方法是将这个表格存储在只读存储器（ROM）中，以传感器线作为内存地址，控制信号作为地址内容。但这种方法可能存在时序问题，可通过在存储器两端部署时钟寄存器来解决。

然而，将所有可能的输入状态对应的操作都存储在ROM中往往效率不高，因为很多情况下存在冗余信息。因此，在某些中间情况下，可以使用可编程逻辑阵列（PLA）。PLA由“与平面”（仅由与门组成）和“或平面”（仅由或门组成）两部分组成，通过一组导线R连接。输入信号先进入与平面处理，然后通过R线传输到或平面，经过进一步处理后输出相应的指令。

假设我们有三个输入线A、B和C，四个输出线Z₁、Z₂、Z₃、Z₄，输出Z可以用布尔函数表示：
Z₁ = A
Z₂ = A ∨ (A’ ∧ B’ ∧ C)
Z₃ = B’ ∧ C’
Z₄ = (A’ ∧ B’ ∧ C) ∨ (A’ ∧ B ∧ C’)

可以将这些布尔函数分解为一系列与运算后接或运算的形式。定义R₁ = A，R₂ = B’ ∧ C’，R₃ = A’ ∧ B’ ∧ C，R₄ = A’ ∧ B ∧ C’，则Z输出可以用R的或运算表示：
Z₁ = R₁
Z₂ = R₁ ∨ R₃
Z₃ = R₂
Z₄ = R₃ ∨ R₄

PLA通常通过在标准设计上进行选择性添加来构建，大约90%的结构与实际功能无关。例如，通过在通用的与平面上适当添加扩散路径，可以得到所需的电路。

电路设计问题实例

最后，给出一个有趣的电路设计问题：通过控制线C来交换一对线A和B。当C = 0时，A’ = A，B’ = B；当C = 1时，A’ = B，B’ = A。要求完成以下任务：
- 绘制带有正确扩散、多晶和金属约定的棒图（提示：输入A和B通过金属线输入）。
- 在方格纸上绘制符合λ设计规则的合法布局。
- 该电路可以通过迭代结构轻松扩展以处理更多的A、B等输入。假设从顶部有八对输入，每对输入水平方向只有14λ可用，边界上有16或20个额外的λ，总宽度约为132λ，但深度允许为150λ。

通过对这些内容的学习和研究，我们可以更深入地理解计算的物理层面以及VLSI电路的设计和制造过程，为解决实际的电路设计问题提供理论基础和实践指导。

计算的物理层面与VLSI电路构建解析

解决交换线问题的详细思路

对于通过控制线C交换一对线A和B的问题，我们逐步分析解决步骤。

绘制棒图

绘制棒图时，要遵循正确的扩散、多晶和金属约定。由于输入A和B通过金属线输入，我们先确定金属线的表示。在棒图中，用规定的符号分别表示金属、多晶和扩散区域。金属线部分清晰画出A和B的输入路径，多晶和扩散区域根据电路逻辑和控制线C的作用来合理布局。例如，当C处于不同状态时，通过多晶和扩散区域的连接变化来实现A和B的交换。

绘制合法布局

在方格纸上绘制符合λ设计规则的合法布局时，要严格按照之前提到的设计规则。首先，确定各个路径的宽度。扩散和多晶硅路径的宽度至少为2λ，金属线宽度至少为3λ。然后，注意路径之间的间距，导电路径间距至少为2λ，以防止电压击穿。对于晶体管部分，形成栅极的多晶线要延伸到扩散区域边缘之外至少2λ。连接金属线到其他路径时，接触点做成方形，路径物质围绕接触点至少λ的距离。在布局过程中，合理规划各个组件的位置，确保整个电路既满足逻辑功能，又符合设计规则。

扩展电路以处理更多输入

当有八对输入时，要考虑空间的合理利用。每对输入水平方向只有14λ可用，边界上有16或20个额外的λ，总宽度约为132λ，深度允许为150λ。我们可以采用迭代的方式扩展电路，将原有的交换电路结构重复使用。在水平方向上，合理分配每对输入的空间，尽量减少不必要的间隙。对于控制线C和其补码，要确保它们能够正确控制每一对输入的交换。在垂直方向上，利用150λ的深度，合理堆叠不同的组件，提高空间利用率。

不同电路类型的应用场景分析

不同类型的电路在实际应用中有各自的优势和适用场景。

移位寄存器的应用

移位寄存器适用于需要数据顺序移动和存储的场景。例如，在数字信号处理中，经常需要对数据进行逐位处理，移位寄存器可以方便地实现数据的顺序移动。在通信系统中，也可以用于数据的缓存和传输控制。其双时钟控制的反相器链和通晶体管结构，使得数据能够按照时钟脉冲的节奏准确移动，并且可以通过闭合形成循环用作存储器，满足一些对数据存储和顺序处理有要求的应用。

可编程逻辑阵列（PLA）的应用

可编程逻辑阵列（PLA）在处理复杂的逻辑控制问题时具有很大优势。在工业自动化控制中，需要根据不同的传感器输入来控制机器的各种操作，PLA可以通过对输入信号进行逻辑处理，输出相应的控制指令。在计算机的中央处理器（CPU）中，也可以用于指令解码和控制信号生成。PLA能够将复杂的布尔函数分解为与平面和或平面的组合，实现高效的逻辑运算，并且通过选择性添加的方式构建，具有一定的灵活性。

对VLSI电路未来发展的展望

随着科技的不断进步，VLSI电路的发展前景十分广阔，但也面临着一些挑战。

技术发展趋势

在尺寸方面，继续缩小组件尺寸仍然是一个重要的发展方向。随着光刻技术等制造工艺的不断进步，有望将组件尺寸进一步缩小，从而提高集成度和性能。同时，新材料的研究和应用也将为VLSI电路带来新的突破。例如，一些新型半导体材料可能具有更好的电学性能，能够降低能耗、提高速度。

面临的挑战

然而，随着组件尺寸的缩小，也会带来一些问题。例如，量子效应可能会变得更加明显，对电路的性能产生影响。同时，制造工艺的精度要求也越来越高，成本也会相应增加。此外，随着电路复杂度的不断提高，散热问题也成为一个亟待解决的难题。

总结

本文围绕计算的物理层面和VLSI电路构建展开了详细的阐述。从计算物理特性的优化思路出发，提出缩小组件尺寸等方法来降低能耗和提高性能。介绍了VLSI电路构建的平面工艺制造技术，包括氧化层处理、耗尽型晶体管基础材料铺设、多晶硅层处理等步骤，以及电路设计规则。还讨论了不同类型的电路，如移位寄存器、可编程逻辑阵列等，分析了它们的结构、功能和应用场景。最后，通过一个交换线的电路设计问题，展示了如何运用所学知识解决实际问题，并对VLSI电路的未来发展进行了展望。

在实际的电路设计和制造过程中，我们需要综合考虑各种因素，合理运用物理原理和设计规则，不断探索新的技术和方法，以满足日益增长的计算需求。希望本文能够为相关领域的研究人员和工程师提供有价值的参考，推动VLSI电路技术的不断发展。

电路类型	优势	适用场景
移位寄存器	数据顺序移动和存储方便，结构相对简单	数字信号处理、通信系统数据缓存和传输控制
可编程逻辑阵列（PLA）	处理复杂逻辑控制高效，可灵活构建	工业自动化控制、计算机CPU指令解码和控制信号生成

graph LR
    A[缩小组件尺寸] --> B[降低能耗提高性能]
    C[VLSI电路构建工艺] --> D[制造高性能电路]
    E[不同电路类型] --> F[满足多样应用需求]
    G[未来技术发展] --> H[提升电路性能]
    I[面临挑战] --> J[需攻克难题]

通过以上内容，我们对计算的物理层面和VLSI电路构建有了更全面的认识，也为进一步的研究和实践提供了清晰的方向。