10.FPGA_Verilog 偶分频

最新推荐文章于 2022-09-01 21:30:26 发布

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功能：根据系统时钟50M产生一个1MHZ的频率
描述：定义一个计数器为50M/1M/2,变量clk_1M遇到计数器为50M/1M/2时反转即可。

//产生1M频率
module freq_division_ou(

input       wire                sclk            ,
input       wire                rst_n           ,

output      reg                 clk_ou

);


/*
//计数器分区间产生

parameter   max         =       50              ;

reg         [5:0]               cnt             ;
always@(posedge sclk or negedge rst_n)
if(!rst_n)
    cnt             <=          0               ;
else if(cnt==max-1)
    cnt             <=