王德柱，-优快云博客

原创用SignalTap抓波形时有的信号会报红

查阅资料之后发现原因：quartus在综合的时候会将这些中间变量综合掉，从而在signaltap上没办法对其信号进行采样。在用SignalTap去抓信号波形时，会发现部分变量名变红了，且大部分都是中间定义的reg型、wire型变量。举例：wire spi_ack /* synthesis keep = 1 */;/避免Quartus II将reg优化为常数，或者合并重复的reg。1、对于wire 型变量：在待观察的wire信号旁边加上/2、对于reg型变量：加/

2024-11-05 17:03:47 305

原创【无标题】双口RAM的读操作

利用位宽64位，深度为512的双口RAM来进行数据的读取，在数据的读取时，因为涉及到300个地址，而考虑到芯片逻辑的问题，不能一一列出所有的状态，因而利用五个状态来判断当前应当执行的操作以及要读取的数据

2022-09-20 11:33:10 256

原创 PWM任意频率，任意占空比波形

module pwm_gen(input clk, //连接到10Minput pwm_en, //连接到sys_on，使能信号，高电平使能输出，低电平输出为0input rst_n,input [23:0] pwm_freq, //输入波形的时钟频率input [7:0] pwm_pct, //输入波形的占空比output pwm_out //产生的PWM输出最大时钟频率为100MH

2022-03-15 10:05:37 1271

原创如何获得某一时钟信号的上升沿和下降沿

reg sck;reg sck_r0,sck_r1;wire sck_n,sck_p;always@(posedge clk or negedge rst_n) beginif(!rst_n) beginsck_r0 <= 1’b1; //sck of the idle state is highsck_r1 <= 1’b1;endelse beginsck_r0 <= SCK;sck_r1 <= sck_r0;endendassign sck_n

2022-03-15 10:01:33 1374

原创 verilog--偶数分频

偶数分频

2020-07-04 21:58:58 2548

Cyclone V的时钟重配置

Altera FPGA型号为Cyclone V的时钟重配置，利用到了PLL和Reconfig PLL这两个IP核，实现任意频率的输出。内部已经固定了N/C的值，也可以自己调节N/C的值实现任意整数频率的输出。根据公式pll=f*M/(N*C)计算出输出频率，很简单。

2022-08-03

空空如也

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