3.FPGA_Verilog 语法基础之组合逻辑和时序逻辑

组合逻辑和时序逻辑:
- 组合逻辑：和时间无关，也就是和时钟无关，时刻都在进行，变量使用assign被赋值。
-时序逻辑：和时间有关，也就是和时钟有关，使用变量使用always被赋值，变量类型要定义成reg型。