3.FPGA_Verilog 语法基础之组合逻辑和时序逻辑

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本文详细解释了数字逻辑设计中的两种基本类型：组合逻辑与时序逻辑。组合逻辑不受时钟控制，采用assign语句实现；时序逻辑则依赖于时钟信号，通过always块和reg型变量来表达。

组合逻辑和时序逻辑:
- 组合逻辑：和时间无关，也就是和时钟无关，时刻都在进行，变量使用assign被赋值。
-时序逻辑：和时间有关，也就是和时钟有关，使用变量使用always被赋值，变量类型要定义成reg型。

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本文依据网络资料及工作经验整理而成，如有错误请留言。 文章为个人辛苦整理，付费内容，禁止私自转载。 文章专栏：《黑猫的FPGA知识合集》 本文主要参考链接： https://zhuanlan.zhihu.com/p/110543798 1 概述 “always”块既可用于描述组合逻辑也可描述时序逻辑。 1、always内不可以多层嵌套always！ 2、 在同一个always块中不要既用阻塞赋值，又用非阻塞赋值。 不允许在多个always块中对同一个变量进行赋值。 always里面可以用阻塞赋值，没有规定只
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