verilog——一种有效的边沿检测方法

最新推荐文章于 2025-04-17 21:39:11 发布

满开创

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分类专栏： verilog HDL 文章标签： verilog

本文链接：https://blog.youkuaiyun.com/mankaichuang/article/details/109851889

本文介绍了使用Verilog进行边沿检测的具体实现方法，包括Testbench代码展示及详细的仿真结果解析。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

实现方法如下：

//////////////////////////////////////////////////////////////////////////////////
// 
// Engineer: mankaichuang
// Create Date: 2020/11/20 14:55:33 
// Module Name: edge_detection
// Description: 一种边沿检测的方法
// 
//////////////////////////////////////////////////////////////////////////////////
`timescale 1ns / 1ps

module edge_detection(
    input           sys_clk,
    input           sys_rst_n,
    input           signal,
    
    output          rise_flag,          //上升沿标志
    output          fall_flag           //下降沿标志
    );
    
reg         T0;                         //表示当前时刻信号值
reg         T1;                         //表示上一时刻信号值

assign rise_flag = (~T1) & T0;          //当前时刻为1，上一时刻为0，为上升沿
assign fall_flag = (~T0) & T1;          //当前时刻为0，上一时刻为1，为下降沿

always @ (posedge sys_clk or negedge sys_rst_n) begin
    if(!sys_rst_n) begin                //复位时数据清零
        T0 <= 1'b0;
        T1