Verilog——IP核FIFO实验

本文通过Vivado 2019.2进行实验,详细介绍了使用Xilinx FIFO IP核的过程。实验结果显示,almost_empty/almost_full 信号在剩余2个数据位时触发,empty/full在剩余1个数据位时触发。写数据计数器更新需2个时钟周期,读计数器需6个时钟周期。为确保数据一致性,建议在读写操作间添加至少10个时钟周期的延时。附带仿真图及测试代码。

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工具:vivado 2019.2

实验内容:测试xilinx的FIFO IP核

实验得出的结果:

1、almost_empty/almost_full 在相应的计数器还有2个数据位的时候触发,也就是说我们在检测到这个信号的时候(需要一个时钟周期),数据计数器中已经剩下1个数据位了;同理empty/full在相应的计数器还有1个数据位的时候触发,当我们检测到信号的时候,数据计数器的可用数据位清零;

2、在写入一个数据后,相应的写数据计数器,在2个时钟周期以后完成数据更新,而读计数器在6个时钟周期以后,完成数据更新,所以我们在写完一个数据后,要进行读取的时候,需要在第7个时钟周期才能获得数据,因此为了保证数据的一致性,我们在做这种操作的时候,一定要留够足够的延时时间。

仿真图如下:

数据计数器的数据更新

触发电平的时机

做读写操作时适当添加延时,这里延时10个时钟周期,保证fifo内部完成数据状态更新

测试代码如下:

顶层模块

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// 
// Engineer:  mankaichuang
// Create Date: 2020/12/01 11:21:44
// Module Name: ip_fifo
// Description: fifo顶层模块
// 
//////////////////////////////////////////////////////////////////////////////////


module ip_fifo(
    input           sys_clk,
    input           sys_rst_n
);

wire almost_full;
wire almost_empty;
wire fifo_wr_en;
wire fifo_rd_en;
wire[7:0] fifo_wdata;
wire[7:0] fifo_rdata;
wire full;
wire empty;
wire [7:0] rd_data_count;
wire [7:0] wr_data_count;

fifo_write u_fifo_write(
    .sys_clk            (sys_clk),
    .sys_rst_n          (sys_rst_n),

    .almost_full        (almost_full),
    .almost_empty       (almost_empty),

    .fifo_wr_en         (fifo_wr_en),     
    .fifo_wdata         (fifo_wdata)
);

fifo_read u_fifo_read(
    .sys_clk        
### 如何使用FIFO IP设计实现FPGA/ASIC #### 一、理解FIFO基本概念 FIFO(First In First Out),即先进先出的数据结构,在硬件描述中通常指一种具备该特性的存储单元,广泛应用于数据缓冲以及不同频率域之间的数据传输场景之中[^2]。 #### 二、分类依据及时钟机制 基于操作时钟的不同,FIFO可以分为两种主要类型:单一时钟下的同步FIFO,其所有的读写动作都由同一个时钟源驱动;而双重时钟环境里的异步FIFO则允许各自独立运作的两个时钟分别控制读取与写入过程[^3]。 #### 三、具体应用实例——利用Xilinx Vivado工具创建并集成FIFO IP模块于项目当中 对于希望快速高效地完成特定功能开发而不必从零构建复杂逻辑电路的设计者来说,采用预先验证过的IP(Intellectual Property)内无疑是最优解之一。以下是针对Xilinx平台下通过Vivado软件来调用和配置FIFO资源的具体方法: 1. 打开Vivado IDE之后新建工程或者打开已有工程项目; 2. 寻找菜单栏中的`Tools -> Create and Package New IP...`,按照向导提示选取合适的模板直至找到“AXI FIFO”或者其他形式的基础队列组件作为起点; 3. 定制化设置参数选项卡里有关宽度、深度以及其他性能指标的要求以满足实际需求; 4. 经过编译合成阶段确认无误后即可获得可重用的心文件(.xci),将其加入到顶层设计图(Top Module)内部成为整体架构的一部分; 5. 编写相应的顶层实体声明语句并与外部接口相连接,确保能够正常接收发送信号流; 6. 运行仿真测试验证行为级模型是否符合预期效果,最后生成比特流下载至目标板卡执行在线调试工作。 ```verilog // Verilog代码片段展示如何定义一个简单的FIFO接口 module top_module ( input wire clk, input wire rst_n, // Write Interface input wire wr_en, input wire [DATA_WIDTH-1:0] din, // Read Interface output reg rd_en, output reg [DATA_WIDTH-1:0] dout, ); endmodule ```
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