VIVADO中常用的TCL脚本

魔力芒果

已于 2024-12-24 20:39:51 修改

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文章标签： fpga开发

于 2024-07-09 17:10:34 首次发布

本文链接：https://blog.youkuaiyun.com/m0_75074071/article/details/140300125

版权

更改端口属性

在properties中对应CONFIG行修改

set_property CONFIG.FREQ_HZ 156250000 [get_bd_pins /aurora_64b66b_0_CLOC_0/USER_CLK]
set_property CONFIG.FREQ_HZ 312500000 [get_bd_pins /aurora_64b66b_0_CLOC_0/SYNC_CLK]
set_property CONFIG.POLARITY ACTIVE_HIGH [get_bd_pins /aurora_64b66b_0_SUPP_0/SYSTEM_RESET]

在sub创建端口

ctrl +k 创建单个端口

for {set i 1} {$i<85} {incr i} {
set y [expr 85+$i]
set n1 cmda_output_$i
set n2 out_ch$y

startgroup

create_bd_pin -dir O -from 31 -to 0 CDMA_DOWN/$n2
connect_bd_net [get_bd_pins CDMA_DOWN/$n2] [get_bd_pins CDMA_DOWN/ao_delay_mux_1/$n1]

endgroup

 }

BD模块中的快速连线

for {set i 0} {$i<384} {incr i} {
set n1 chan_out_$i
append n1 _ap_vld
set n2 ch$i
append n2 _in_vld
connect_bd_net [get_bd_pins CDMA_DOWN/bram2chan_384_0/$n1] [get_bd_pins  CDMA_DOWN/posedge_lock_mod_384_0/$n2]
}

n1、n2为需要连接的端口名称

端口名称更改

for {set i 0} {$i<16} {incr i} {
set y [expr 16+$i]
set n1 In$i
append n1 _1
set n2 DI$y
set_property name $n2 [get_bd_ports $n1]
 }

n1为旧名称，n2为新名称

触发本地自动编译

1、新建xxx.tcl文件内容如下：

open_project project_1.xpr
reset_run synth_1

launch_runs synth_1
wait_on_run synth_1

launch_runs impl_1 -to_step write_bitstream -jobs 8
wait_on_run impl_1

write_hw_platform -fixed -include_bit -force -file ./project_1.xsa

close_project

2、cmd触发自动编译：
cd C:\........\project_1\prj(进入工程所在路径)
call F:\...(vivado安装路径).....\Vivado\2018.2\bin\vivado.bat -mode batch -source xxx.tcl