【DDR3 控制器设计】（2）DDR3 初始化测试

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分类专栏： DDR SDRAM 文章标签： fpga开发 DDR3 初始化测试 Xilinx Verilog 1024程序员节

于 2022-10-13 22:10:32 首次发布

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本博客详细介绍了DDR3控制器的初始化测试过程，包括实验任务、环境、设计及仿真测试。通过Vivado 2018.2开发环境和Xilinx FPGA，结合MIG IP核进行DDR3控制器的初始化，强调了初始化完成后才能进行读写操作，并提供了PLL配置和testbench代码示例。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

写在前面

本系列为 DDR3 控制器设计总结，此系列包含 DDR3 控制器相关设计：认识 MIG、初始化、读写操作、FIFO 接口等。通过此系列的学习可以加深对 DDR3 读写时序的理解以及 FIFO 接口设计等，附上汇总博客直达链接。

【DDR3 控制器设计】系列博客汇总篇（附直达链接）

目录

创建顶层文件

testbench 代码

实验任务

对 DDR3 进行初始化测试，通过前面调取的 MIG IP核共同完成测试。

实验环境

开发环境：Vivado 2018.2

FPGA 芯片型号：xc7a100tffg484-2

DDR3 型号：MT41J256M16HA-125

实验介绍

由于在使用 DDR3 控制器 MIG 时，在刚上电的时候不能立即进行读写操作，而是要等待一段时间（大概

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