偶分频与奇分频

王是求是

已于 2023-06-25 11:30:13 修改

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文章标签： fpga开发

于 2023-06-24 21:54:16 首次发布

本文链接：https://blog.youkuaiyun.com/m0_59953980/article/details/131366338

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本文介绍了使用FPGA进行偶分频（6分频）的方法，通过设置计数器和flag标志来实现。代码示例展示了如何在不引入额外延迟的情况下将分频信号挂到全局时钟树上。此外，文章提到了黑金屏幕和OV5640传感器在图像处理系统的应用。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

本次参考教程来自野火FPGA书籍

在本次工程中，重点是在分频的同时将分频得到的时钟信号挂在全局时钟树上，因此本次只能使用flag标志信号进行标志分频点

偶分频（6分频）

1.这里需要一个计数器，实现计数，因此需要确定计数的最大值

2.因为是六分频，且每次都是(上边沿检测)检测一个周期，因此可由只需要检测012345便可以开始分频了

代码如下：

module divider
#(
  parameter CNT_MAX = 5
)
(
   input   i_sys_clk     ,
   input   i_sys_rst_n   ,

   output  o_six_clk
);

reg[2:0] cnt    ;
reg      flag   ;

assign o_six_clk = flag;

always@(posedge i_sys_clk or negedge i_sys_rst_n)
    if(!i_sys_rst_n)
	    cnt <= 3'd0;
	else if(cnt == CNT_MAX)	
	    cnt <= 3'd0;
	else 
	    cnt <= cnt + 1'b1;
		
always@(posedge i_sys_clk or negedge i_sys_rst_n)
    if(!i_sys_rst_n)
        flag <= 1'b0;
    else if(cnt == CNT_MAX - 1)			
        flag <= 1'b1;		
	else 
	    flag <= 1'b0;


endmodule

`timescale 1ns/1ns

module tb_divider();
  reg  i_sys_clk    ;
  reg  i_sys_rst_n  ;
  wire o_six_clk    ;

initial begin
i_sys_clk    =  1'b1;
i_sys_rst_n  =  1'b0;
#40
i_sys_rst_n  =  1'b1;
end

always #10 i_sys_clk = !i_sys_clk;

divider 
#(
  .CNT_MAX(4)
)
divider_module
(
   .i_sys_clk  (i_sys_clk  ),
   .i_sys_rst_n(i_sys_rst_n),
   .o_six_clk  (o_six_clk  )
);

endmodule

下面是偶分频，将参数改为5，即可