[SugerTangYL] Verilog 语言入门（零基础视角）

目录

前言

一、示例

1.一位全加器功能及电路图

2.一位全加器Verilog代码

（1）模块定义声明

 （2）变量声明定义

（3）子模块调用

二、模块声明定义模板

总结

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前言

hi guys，这是我第一篇博客23333，本人准备走数字IC设计，在对岗位了解了之后便萌生了写博客来记录自己的学习成果，同时给对该行业以及本专业的学弟学妹摸摸路子（可能有作业思路提供）

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一、示例

        在进入Verilog语言语法之前，先抛出一个示例看看。对数字电路来说，大家接触最多的应该是一位全加器叭，下面就以一位全加器的RTL代码以及电路来理解Verilog语言的特点。

1.一位全加器功能及电路图

        一位全加器是用来计算低位进位的二进制加法器，其实现的逻辑表达式如下：

                                                     ​​​​​​

        至于真值表咱就不列啦，一位全加器的原理在此不讲述，将逻辑表达式变成实际电路，需要两个异或门和三个与非门总共五个模块，电路图如下（使用Quartus II 15.0画的）：