时序相关名词

建立时间

• 在时钟有效沿到达之前，数据必须保持稳定的最小时间，简称Tsu

保持时间

• 在时钟有效沿到达之后，数据必须保持稳定的最小时间，简称Th

发送沿

• 源端寄存器用于发送数据的时钟有效边沿

捕获沿

• 目的端寄存器用于捕获数据的时钟有效边沿。默认情况下，发送沿和捕获沿相差一个时钟周期，有效边沿一般为上升沿。

起点

• 输入端口/触发器或寄存器的时钟引脚。

终点

• 输出端口/时序器件除时钟引脚以外的所有输入引脚。

时钟偏移clock skew

• 指时钟信号到达数字电路各个部分所用时间的差异，通常定义为时钟信号到达电路不同寄存器的时间差。
• 实际情况考虑到时钟偏移，为了避免在时钟沿错误采样数据，需要延长输入时钟周期cyc，即降低数据处理速率。

全局时钟偏移

• 全局时钟偏移确保所有寄存器的时钟信号到达时延偏差较小

局部时钟偏移

• 局部时钟偏移则只保证设计中一个区域范围内寄存器的时钟信号到达时延偏差较小

时钟抖动

• 相对理想时钟沿而言，实际时钟存在不随时间积累，时而超前、时而滞后的偏移称为时钟抖动，简称抖动。
• 时钟偏移和时钟抖动都影响着时钟网络分支的延迟差异（相位差异），在Design Compiler里面，我们用时钟的不确定性（uncertainty）来表示这两种情况的影响。

电平转换时间

• 指的是时钟信号的跳变延时，由slew rate决定
• 自然界没有突变的事物，时钟由低电平到高电平的跳变或者由高电平到低电平的跳变称为时间的转换时间，并不是理想的时钟跳变。默认的上升转换时间为从电压的20%上升至80%的时间，下降的转换时间为从电压的80%下降至20%的时间

时钟的延时

• 时钟从时钟源（比如说晶振）出发到达触发器时钟端口的延时，称为时钟的延时，包含时钟源延迟（source latency）和时钟网络的延迟（network latency）

时钟源延迟（clock source latency

• 也称为插入延迟（insertion delay），是时钟信号从时钟原点到设计中时钟定义点（时钟的输入引脚）的传输时间

时钟网络延迟（clock network latency）

• 是时钟信号从其定义的点(端口或引脚)到寄存器时钟引脚的传输时间，经过缓冲器和连线产生的延迟（latency）

寄存器演延时

• 指的是寄存器内部锁存数据输入信号D，并将锁存信号输出到寄存器输出端口Q的时延。
• 通常，时序分析中将电平转换时间和锁存器时延合并定义为寄存器时钟引脚clk到寄存器输出引脚q的时延clk2q，即从时钟信号跳变到寄存器输出时延

关键路径时延

• 指的是由相同时钟驱动的寄存器之间的最长的组合逻辑电路时延

建立时间

• 指的是锁存时钟沿跳变前寄存器输入信号需要维持稳定的时间