每天学命令<report_clocks>

本文详细介绍了Verilog时序分析中`report_clocks`命令的使用,包括描述信息、相位移位表、不确定性表、调整表、延迟调整表等,并通过多个例子展示了不同选项的应用,帮助读者理解如何分析设计中的时钟信息。

摘要生成于 C知道 ,由 DeepSeek-R1 满血版支持, 前往体验 >

report_clocks      
[-description]  
[-phase_shift_table]  
[-total_shift_table]  
[-uncertainty_table]  
[-adjustment_table]  
[-delay_adjustment_table]  
[-source_insertion]  
[-insertion] 
[-hierarchy]  
[-groups]  
[-clocks clk_signame | clk_signame_list ] 
[-view view_name ]  


这个命令可以报出design中的clock信息。包括clock waveforms, clock arrival points, ,clock uncertainties等等


-description  报出clock最基本的信息,从create_clock, create_generate_clock得到,见例子1

-phase_shift_table  报出design中详细的phase shift table情况,见例子2

-uncertainty_table  报出clock uncertainty的详细table,见例子3

-adjustment_table  报出setup,hold analysis中,经过set_multicycle_path后的cycle adjustment具体信息,见例子4

-delay_adjustment_table  报出setup,hold analysis中,经过set_max_delay, set_min_delay后的path delay adjustment具体信息,见例子5

-source_insertion  报出指定clock的source insertion delay, 见例子6

-insertion  报出指定clock的network insertion delays,table的delay格式为min:typ:max,见例子7

-hierarchy  报出当前design中的clock hierarchical 关系,见例子8

-groups  报出当前design中的clock group情况,见例子9

-clocks  指定需要报出的clock名字

-view  指定analysis view

例子:

(1)report_clocks -description

(2)report_clocks -phase_shift_table

(3) set_clock_uncertainty 5 -from vc

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