【FPGA & Verilog】半加器（⽂本输⼊设计）

去追远风

于 2024-01-04 22:48:50 发布

阅读量493

点赞数 8

分类专栏： FPGA学习记录文章标签： fpga开发

版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。

本文链接：https://blog.youkuaiyun.com/m0_51956878/article/details/135397765

版权

FPGA学习记录专栏收录该内容

24 篇文章

订阅专栏

本文介绍了如何通过实验掌握组合逻辑电路设计方法，重点讲解了使用QuartusII进行文本输入设计的流程，包括设计输入、电路仿真以及实验报告的编写，涉及Hadder模块、激励文件输入和功能仿真等内容。同时提醒注意模块命名一致性及Verilog程序的创建和编译过程。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

⼀实验⽬的

1. 掌握组合逻辑电路的设计⽅法

2. 掌握Quartus II软件⽂本输⼊设计的流程

⼆实验内容

2.1 设计输⼊

1. 模块名称：Hadder

2. 输⼊输出：A，B，Sum，C

2.2 电路仿真1. 激励⽂件的输⼊为00~11

2. 功能仿真

三实验报告

1. 设计代码

2. 仿真结果

3. 报告中附代码和仿真结果截图

实验注意事项：模块名称、实体名称、⽂件名称必须⼀致

1.路径设置&器件选择

2.创建Verilog程序&编译

评论 1

被折叠的条评论为什么被折叠?

到【灌水乐园】发言

查看更多评论

添加红包

成就一亿技术人!

hope_wisdom

发出的红包

实付元

使用余额支付

点击重新获取

扫码支付

钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。