m0_46644085的博客

一个IBUFDS产生的单端clk 作为PLL的input，只需要对sys_clk_p约束就好，如果对 p 和 n都约束，会导致产生不真实的CDC（clock domain corssing）路径。约束中，定义了 名为 sysclk 的物理节点产生的时钟， T 为 10ns， 占空比 50%，定义名称为 SysClk。对于主时钟和衍生时钟，对主时钟约束之后，就可以覆盖衍生时钟的所有路径。1.2.1、时钟网络报告。实例3：高速传输器输出的主时钟约束。实例1：引脚输入的主时钟约束。实例2：引脚输入的主时钟约束。

时钟抖动：虽然时钟抖动一般都是 ps ，但是对于几百MHz的clk而言，时钟抖动的占比还是不容忽视的。同步设计：电路的状态变化总是由某个周期信号的变化进行控制的，在这个信号的 posedge 或者是 negedge 都可以作为电路状态的触发条件。数据需求路径：为了确保稳定可靠有效的传输（满足setup time 和 hold time），数据在两个reg之间传输的理论所需时间的计算路径。数据到达路径：数据在两个reg之间传输的实际路径，由此路径可以算出数据在两个reg之间传输的实际时间。