m0_46644085的博客

CMOS有pmos和nmos 拼接而成。1.6、 开关中的延迟说明。1.2、 cmos开关。1.1、 mos开关。1.3、 双向开关。1.4、 电源和地。1.5、 阻抗开关。

全连接 ：*> （ in 和 out 两两连接 )verilog有三种类型的延迟模型：分布延迟 、 集总延迟 、 路径延迟（pin to pin）可以查阅数据手册直接获得标准组件的引脚到引脚的延迟（路径延迟）。分布延迟是在每个独立元件的基础上进行定义的。集总延迟是在每个独立模块的基础上定义的。2.1、 specify块。1.1、 分布延迟。1.2、 集总延迟。1.3、 路径延迟。

值变转储文件（Value conversion dump ：VCD）是一个ASCLL文件，包含仿真时间，范围与信号的定义以及仿真过程中的信号变化。2. force release: 该结构目前被认为是很糟糕的编码风格，建议禁用。2、 写文件：fdisplay fmonitor fwrite fstrobe。1. assign 和 deassign：该结构目前被认为是很糟糕的编码风格，建议禁用。5、 选通显示：strobe。defparam改写。

任务在本质上是静态的，任务中 所有的 声明项的地址空间是静态分配的，同时并发执行的多个任务共享这些内存，因此，两个任务同时调用结果可能是错误的。为了避免这个问题，需要加。4、没有output或者inout。1、不含有 延迟、时序、控制结构。automatic关键字。这样的任务也被称为 自动任务，每次调用，地址都是动态配置的。2、只有一个返回值。3、至少有一个输入。5、没有非阻塞语句。automatic 关键词。automatic 关键词。

基于延迟的时序控制、基于事件的时序控制、电平敏感的时序控制。->received_data 表示事件的触发。第一种阻塞赋值会产生竞争的情况，a = b b = a 执行的先后取决与仿真器。当 count_enable为 1 的时候执行，为0的时候仿真会不执行后面的语句，会停顿下来。常规事件控制、命名事件控制、or事件控制、电平敏感时序控制。第二种非阻塞赋值避免了竞争，达到了 交换 a b 的效果。2、延迟 是相对于前面那条语句的完成时间。并行块：所有语句一起执行。顺序块：语句按照顺序执行。

RTL（register transfer level）:寄存器传输级，是指数据流建模和行为级建模的结合。指定赋值延迟的三种方法：普通赋值延迟 隐式赋值延迟 线网声明延迟。2、连续赋值语句总是处于激活状态，可以立刻执行运算、逻辑综合：借助于计算机辅导的设计工具，自动的将电路的数据流设计转换为门级机构。1、连续赋值语句的 左 值 不能是 reg。如果操作数的一位为 x ，那么运算结构全为 x。4、可以控制对线网赋予新值的时间。连续赋值语句是verilog的基本语句，它等价于门级描述。

关断延迟：门的输出 由 0 1 x 变为 z 的时间。上升延迟：门的输入由 0 x z 变为 1 的时间。下降延迟：门的输入由 1 x z 变为 0 的时间。只有在ctrl为 1 时，out 才根据in变化。verilog提供四个带有控制信号的buf/nobuf。多路选择器的门级描述。xor:相异的1，负责为0；

模块内部的5个组成是：变量声明 数据流语句 低层模块实例 函数和任务 行为语句。端口就是模块与外界环境交互的接口。

verilog描述包含一个 单词流 ，这里 单词 可以是 注释、分隔符、数字、字符串、标识符、关键字。verilog包含两种数字声明，指明位宽的数字 和 不指明位宽的数字。转义标识符 以 \ 开始，以空格（空格，制表符，换行符）结束。操作符 有三种类型：单目操作符，双目操作符，三目操作符。字符串是由 " " 引起来的一个字符队列。关键字是语言中预留的用于定义语言结构的特殊标识符。空白符有空格（\b）制表符（\t）和换行符组成。1.6、 标识符和关键字。标识符是程序代码中对象的名字。