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状态机分为Moore型状态机和Mealy型状态机，区别主要是在输出，若输出只和当前状态有关，即为Moore型状态机 ，若输出和当前状态以及输入有关，即为Mealy型状态机。 状态机的每一个状态代表一个事件，从当前事件到另一事件 叫做 状态的转移。demo 可乐机

【代码】led灯的点亮。

【代码】消除抖动模块code。

数字电路中时钟占有非常重要的地位。时间的计算都依靠时钟信号作为基本单元。一般而言，一块板子只有一个晶振，即只有一种频率的时钟，但是数字系统中，经常需要对基准时钟进行不同倍数的分频，进而得到各模块所需的频率。我们用verilog实现的一般是分频电路，即分频器。分频电路是数字系统设计中常用的基本电路之一。不管是分频还是倍频，都通过PLL实现或者用verilog描述实现。若想得到比系统时钟更慢的时钟，可以将基准时钟进行分频。若想得到比系统时钟更快的时钟，可以将基准时钟进行倍频。分频器分为偶数分频和奇数分频。

计数是一种最基本的运算，计数器就是实现着这种运算的逻辑电路。在数字系统中，计数器主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能。

非阻塞逻辑开始时 先计算式子右边的语句，赋值操作结束时才更行式子左边的语句，可以认为需要两个步骤来完成赋值。阻塞赋值 用 = 表示 ，这种对应的电路结构常常与触发器没有关系，只与输入电平的变化有关系。可以将阻塞赋值的操作看作只有一个步骤的操作，即将计算赋值符号的右边赋值给左边，在未执行完之前，不允许其他verilog语句执行。非阻塞赋值对应的tb,结果发现，in和in_reg有一个clk延时，in_reg和out有一个延时，也就是in和out有两个延时。

组合逻辑最大的缺点就是存在竞争冒险问题，会增加电路的不稳定性和不确定性，使用时许逻辑可以极大的避免这种问题，使得系统更加的稳定。时序逻辑最基础的单元就是寄存器，寄存器有存储功能，一般是D触发器（D Flip Flop，DFF）组成。由时钟脉冲控制，每个D触发器能够存储一位二进制码。D触发器的功能：在时钟信号的边沿下，将信号从输入端D送到输出端Q；异步复位D触发器,会比同步复位少选择器。

Latch其实就是锁存器，是一种在异步电路系统中对输入信号电平敏感的单元，用来存储信息。在数据未锁存时，锁存器输出端的信号随输入信号变化，就像信号经过一个缓冲器一样，一旦锁存信号有效，则数据被锁存，输入信号不起作用。因此锁存器被称为透明存储器，指的是 不锁存时候输出对于输入是透明的。

【代码】半加器code。

在多路数据传输过程中，能够将任意一路选出来的电路叫做数据选择器，也称多路选择器。对于一个具有2^n个输入和一个输出的多路选择器，有n个选择变量，多路选择器也是FPGA内部的一个基本资源，主要用于内部信号的选通。简单的多路选择器还可以通过级联生成更大的多路选择器。

【代码】点亮led灯。

硬件描述语言（Hardware Descriptipon Lagnuage，HDL）通过硬件的方式来产生与之对应的真实的硬件电路，最终实现所设计的预期功能，其设计方法与软件不同，因此也就意味着描述的各个功能之间可以和硬件一样实现真正的并行互动。将这种语言成为硬件描述语言而非硬件语言的原因是：这种语言是用来描述我们设计的硬件所要实现的功能，而不是直接对硬件进行设计。目前常用的语言是 verilog HDL 和 VHDL。对比而言，VHDL和Verilog 相比，VHDL语法比Verilog严谨。

初识FPGA