m0_46644085的博客

data 端口 表示 一 wire 类型接口，虽然c层面接口只有一个端口 *data，但是转换对应的verilog接口逻辑是 data_out = data_in,会自动出现输入端口和输出端口、输出端口valid，值得注意的是：valid是一个 伪时序逻辑，数据端口都是 wire。从code发现 ，hls将 data*10 = data*8 + data*2 ，使用移位实现。*dout 和 *din 都是 wire类型接口，*dout的valid 是一块 伪时序逻辑，整块逻辑为组合逻辑。

1、当多个BRAM中，有两个BRAM端口同时访问同一块内部数据，RTL仿真 在空闲状态出现不定态。

verilog code FSM：增加 pipline之后，状态机增加一个end状态，end状态无条件切换到IDLE，在end状态 ip产生ap_done、ap_ready 为high，同时在loop之外，增加一个 initiation interval。若约束资源为simple bram，约束loop为unroll，状态增加为100个状态，每个状态写入一个数。demo发送一百个数，状态有50个状态，bram变成一个双口bram（A port B port），每个port输出50个数。

对 1bit的临时变量 声明 bool 或者uint1（ap_uint<1>）都如此。u32 数 a，u32数 b，对 a b 做位加法 ，但是 有一个小demo 1 + 1 = 0;