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原创 Ascend C算子编程和C++基础 Mission Sinh算子开发-基于ModelArts平台

使用提供的考试代码工程，cd /root/SinhCustom/SinhCustom ，依次打开下图红框所示的三个源码文件，并根据注释提示补全代码；1.首先对于kernel侧，需要修改参数相关，代码中也给出了提示。因为modelarts是910B,所以json也要改。进入SinhCustom/SinhCustom。算子开发流程大概是：kernel->host。成功后，cd build_out。

原创 Ascend C算子编程和C++基础 Lesson5-2 算子性能优化方法2

一、层次化访问优化1、Buffer访问优化2、Shape对齐亲和计算，shape尽量采用32B对齐的shape3、Buffer资源分配二、计算资源利用优化

原创 Ascend C算子编程和C++基础 Lesson5-1 算子开发典型问题

原创 Ascend C算子编程和C++基础 Lesson4-1 算子调优流程和示例

原创 Ascend C算子编程和C++基础 Lesson4-2 MindStudio算子开发调试调优工具

一、MindStudio开发工具。二、msSanitizer。

原创 Ascend C算子编程和C++基础 Lesson3-4 性能优化

一、搬运优化二、内存优化三、API使用优化

原创 Ascend C算子编程和C++基础 Lesson3-3 混合算子

一、再谈架构二、融合算子基础知识三、以Matmul+LeakyRelu为例

原创 Ascend C算子编程和C++基础 Lesson3-2 矩阵编程

一、矩阵乘基础知识二、矩阵乘的核函数三、矩阵乘的Tiling

原创 Ascend C算子编程和C++基础 Lesson3-1 算子调试

一、概述二、CPU域调试三、NPU域调试

原创 Ascend C算子编程和C++基础 Lesson2-6 非对齐尾块处理

原创 Ascend C算子编程和C++基础 Lesson2-5 算子的多种调用方式

二、Kernel直调三、通过AscendCL调用算子四、通过pytorch调用算子

原创 Ascend C算子编程和C++基础 Lesson2-4 API通用解读

三、高阶API。

原创 Ascend C算子编程和C++基础 Lesson2-3 算子开发工程

二、kernel直调工程。

原创 Ascend C算子编程和C++基础 Lesson2-2 Host侧实现

一、实现概述二、Tiling下发三、Shape推导四、原型注册

原创 Ascend C算子编程和C++基础 Lesson2-1 一个Add算子的前世今生

3、Vector算子开发流程-以Add为例。2、Ascend C的编程对象。一、一个Add算子的前世今生。1、AI CORE架构。

原创 Ascend C算子编程和C++基础 Lesson1-6 环境搭建

可执行如下命令检查系统是否安装满足要求的Python开发环境（要求python3.7.5~3.7.11、python3.8.0~3.8.11、python3.9.0~3.9.7和python3.10.0~3.10.12）。接受协议，输入其他任意字符为拒绝协议，确认接受协议后开始安装。安装完成后，若显示如下信息，则说明软件安装成功。为了和pytorch2兼容，建议安装python3.10.0-python3.10.12。4、安装CANN开发套件包。2、安装Python。1、安装第三方依赖。

原创 Ascend C算子编程和C++基础 Lesson1-5 算子开发初体验

一、HOST与DEVICE。

原创 Ascend C算子编程和C++基础 Lesson1-4 什么是Ascend C

一、CANN与Ascend C二、昇腾AI处理器架构三、Ascend的特点

原创 Ascend C算子编程和C++基础 Lesson1-3 算子开发的问题与挑战

算子开发的复杂性。

原创 Ascend C算子编程和C++基础 Lesson1-2 算子基本概念

什么是算子？算子的数学含义。

原创 Ascend C算子编程和C++基础 Lesson1-1 从人工智能到算子

一、什么是算子？1、从人工智能到算子

原创 探索数据分析无限潜能：vividime Desktop助力企业智能决策

vividime Desktop助力企业智能决策

原创 Ubuntu20安装python3.10

Ubuntu20安装python3.10

原创 [无法使用sudo]：sudo: /usr/bin/sudo must be owned by uid 0 and have the setuid bit set

打开新终端，用其他用户登陆后，再次尝试sudo su。可以切换到root，修复完成。手头：有root账号最好。OS: 银河麒麟V10。

原创 【USTC】verilog 习题练习 46-50

题目描述在实际应用中，我们经常需要对某个信号的边沿进行检测，并以此作为后续动作的触发信号（例如电脑键盘的某个按键被按下或者被松开，在电路中则对应的是电平的变化）。设计一个电路，包含clk信号、1bit输入信号in和1bit输出信号out，当in信号从0变为1时（相对于clk，该信号变化频率很慢），out信号在in信号上升沿附近输出1个时钟周期的高电平脉冲，其余时刻都为0，如下图所示。

原创 【USTC】verilog 习题练习 41-45

题目描述在时序逻辑电路中，敏感变量不但可以是触发信号的上升沿（posedge），也可以是下降沿（negedge）,试创建 8bit 位宽的寄存器，所有 DFF 都应该由 clk 的下降沿（负边缘）触发。同时采用高电平有效的同步复位方式，复位值为0x34而不是零。输入格式输入信号 clk，时钟信号。输入信号 reset，复位信号，高电平有效（复位）。输入信号 d，位宽 8bit，任意数据信号。输出格式。

原创 【USTC】verilog 习题练习 36-40

题目描述Verilog中有一个跟C语言中类似的三目条件运算符（?: ）,其语法格式为：(condition?该表达式可以用于为其它信号赋值，例如：signal = condition?该语句等同于：因涉及到3个操作数，并且能实现条件运算的功能，因此称为三目条件运算符。下面是几个使用该运算符的例子：(0?3 : 5) // 条件为假，因此表达式的值为5(sel?b : a) // 二选一选择器。

原创 【USTC】verilog 习题练习 31-35

题目描述语法正确的代码并不一定能产生功能正常的电路，一般来说都是因为不小心引入了锁存器造成的。如上述例子所示，除了指定的情况外（），还有一些其它情况，这时会发生什么？在 verilog 中，其结果就是保持不变，这意味着要记住当前状态，从而产生了锁存。为消除锁存器，我们应当使组合逻辑过程块中的条件完备，输入格式输入信号 cpu_overheated, 位宽 1bit，控制 shut_off_computer 信号。输入信号 arrived, 位宽 1bit，控制 keep_driving 信号。

原创 【USTC】verilog 习题练习 26-30

前例中的加法器成为串行进位加法器，只有等前一级的加法器运算结束产生进位位之后，下一级加法器才能利用进位位进行计算，因此电路延时会随加法器串联级数的增加而线性增加，这使得电路计算速度大大降低。设每一级全加器的延时为t，则32bit加法器的延时则为：32t。

原创 【USTC】verilog 习题练习 21-25

题目描述创建一 verilog 电路，实现对模块 mod_a 基于端口名称的实例化，如下图所示：输入格式输入信号 a, b, c, d，位宽 1bit。输出格式输出信号 out1, out2，位宽 1bit。

原创 【USTC】verilog 习题练习 16-20

16 向量翻转题目描述创建verilog电路，将8bit的输入信号按bit翻转，并输出到输出端口，如下图所示：输入格式8 bit in输出格式8 bit out, 为in的向量翻转17 复制算子题目描述复制算子是拼接算子的一种特殊情况，如a={b,b,b,b,b,b}便可以写成a={6{b}}的形式。复制算子的格式为：{num{vector}}，其中num必须为常量。创建一verilog电路，将一个8bit位宽的输入信号进行符号位扩展，并通过32bit的输出端口输出，如下图所示输入格式。

原创 【USTC】verilog 习题练习 11-15

{4'ha, 4'd10} 等同于 8'b10101010 // 4'ha and 4'd10 are both 4'b1010 in binary。向量拼接时，每个信号都需要有明确的位宽，这样拼接后的信号才会有明确的位宽。例如，{1,2,3}就是非法的，因为无法确定各信号的位宽，语法检查时会报错。输出信号 out_hi，位宽 8bit，为输入信号的高 8 位。输出信号 out_lo，位宽 8bit，为输入信号的低 8 位。6个5位宽的输入信号a,b,c,d,e,f。

原创 【USTC】verilog 习题练习 6-10

之前的verilog模块结构都比较简单，输出信号可直接用输入信号的逻辑表达式表示出来，模块功能稍微复杂时，一般都会用到中间信号，以下图为例，输入信号in经过两个非门后输出到out端口，为了在verilog模块中表示两个非门中间的这跟信号，需要将其定义为线网型（wire）信号，此处我们命名为not_in。创建一verilog模块，具有一个3bit位宽的输入向量信号，然后将其输出到3bit位宽的输出向量信号，同时再分别输出到3个1bit位宽的输出信号，如下图所示。1个3bit位宽的向量信号vec。

原创 【USTC】verilog 习题练习1-5

wire 是 Verilog 的关键字，用于表征信号类型的，其含义是线网。wire 可理解为物理连线，但又有所不同，因为 Verilog 中的 wire 是有方向的。请使用 assign 语句将代码补充完整，使其实现上述电路图的功能。创建一个名为top_module的Verilog模块，实现非门的功能。请使用assign语句将代码补充完整，使其实现上述电路图的功能。2编写 Verilog 代码，使电路输出信号0。

原创 书生·浦语大模型全链路开源体系-Lesson2

书生·浦语大模型全链路开源体系-Lesson2

原创 书生·浦语大模型全链路开源体系-Lesson2-mission

书生·浦语大模型全链路开源体系第二个作业截图

原创 书生·浦语大模型全链路开源体系-Lesson1

InternLM 是在过万亿 token 数据上训练的多语千亿参数基座模型。通过多阶段的渐进式训练，InternLM 基座模型具有较高的知识水平，在中英文阅读理解、推理任务等需要较强思维能力的场景下性能优秀，在多种面向人类设计的综合性考试中表现突出。在此基础上，通过高质量的人类标注对话数据结合 RLHF 等技术，使得 InternLM 可以在与人类对话时响应复杂指令，并且表现出符合人类道德与价值观的回复。

原创 【腾讯云 HAI域探秘】使用HAI+ChatGLM-6B复刻《完蛋，我被大模型包围了》

利用腾讯HAI创建ChatGLM-6B服务端，并复刻《完蛋，我被LLM包围了》小游戏

原创 【腾讯云 HAI域探秘】利用HAI轻松拿捏AI作画-基于腾讯云CloudStudio和HAI

高性能应用服务 HAI：澎湃算力，即开即用。以应用为中心，匹配GPU云算力资源，助力中小企业及开发者快速部署LLM、AI作画、数据科学等高性能应用。是为开发者量身打造的澎湃算力平台。无需复杂配置，便可享受即开即用的GPU云服务体验。在HAI中，根据应用智能匹配并推选出最适合的GPU算力资源，以确保您在数据科学、LLM、AI作画等高性能应用中获得最佳性价比。本次实验主要是引导大家如何使用高性能应用服务 HAI部署 StableDiffusion 运行环境轻松拿捏AI作画，开箱即用，可以快速上手；

原创 银河麒麟V10安装深信服VPN无法打开解决办法

台式机，X86的CPU，为适配国产化，装了达梦、东方通等。为方便远程，需要装深信服，找银河麒麟对接人员拿到安装包，分别是X86和X64两个版本。本机是X64版本，故安装X64版本包，银河麒麟居然是ubuntu的内核，所以用dpkg安装即可。可是却无法打开，没反应。故用命令行打开。却报错。