【USTC】verilog 习题练习 11-15

whu_lee

于 2024-01-17 16:21:30 发布

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分类专栏： Verilog USTC 文章标签： fpga开发

本文链接：https://blog.youkuaiyun.com/luhputu520/article/details/135653723

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文章介绍了如何使用Verilog语言设计模块，包括将16bit信号拆分为8bit的高、低部分，调整32bit向量的字节顺序，以及进行位或、逻辑或、异或操作。还涉及了向量拼接和部分选择的使用，展示了如何将多路5bit信号和2bit常量组合成32bit向量，并拆分成4个8bit信号。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

11向量_续 1

题目描述

创建一 Verilog 模块，将 16bit 输入信号 in 分成两个 8bit 的信号 out_hi、out_lo，然后输出，如下图所示：

输入格式

输入信号 in, 位宽 16bit，类型为 wire。

输出格式

输出信号 out_hi，位宽 8bit，为输入信号的高 8 位。输出信号 out_lo，位宽 8bit，为输入信号的低 8 位。

`default_nettype none     // Disable implicit nets. Reduces some types of bugs.
module top_module( 
    input	wire	[15:0]	in,
    output	wire	[7:0]	out_hi,
    output	wire	[7:0]	out_lo 
);
	// Write your code here
    assign out_hi = in[15:7];
    assign out_lo = in[7:0];
endmodule

12 向量_续2

题目描述

一个32bit的向量信号包含有4个字节（bit[31:24]、bit[23:16]等），创建一个电路，用以调整4个字节的顺序，该电路经常用于在不同大小端系统之间进行数据交互：
AaaaaaaaBbbbbbbbCcccccccDddddddd => Dddddddd