【USTC】verilog 习题练习 41-45

41 下降沿触发的寄存器

题目描述

在时序逻辑电路中，敏感变量不但可以是触发信号的上升沿（posedge），也可以是下降沿（negedge）,试创建 8bit 位宽的寄存器，所有 DFF 都应该由 clk 的下降沿（负边缘）触发。同时采用高电平有效的同步复位方式，复位值为 0x34 而不是零。

输入格式

输入信号 clk，时钟信号。 输入信号 reset，复位信号，高电平有效（复位）。 输入信号 d，位宽 8bit，任意数据信号。

输出格式

输出信号 q，位宽 8bit，在时钟下降沿取输入信号 d 的值，若复位信号有效则复位为值 0x34，复位方式为同步复位。

module top_module (
    input				clk		,
    input				reset	,
    input		[7:0]	d		,
    output	reg	[7:0]	q
);
	// Write your code here
    always @(negedge clk) begin
        if(reset) begin
            q <= 8'h34;
        end else begin
            q <= d;
        end
    end
endmodul