ultrascale FPGA编译时遇到ddr4的mig核出现DQS  CAL FAIL；2021-05-17

最新推荐文章于 2024-07-17 23:50:37 发布
最新推荐文章于 2024-07-17 23:50:37 发布
阅读量5.3k 收藏 16
点赞数 4
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.youkuaiyun.com/lijq94/article/details/116917981
版权
本文介绍在Ultrascale FPGA中遇到DDR4 MIG核DQS CALFAIL问题及其解决办法。最初，简单的PCIe和DDR4能够正常工作，但在添加额外模块后出现问题。通过将实施设置更改为性能模式，最终解决了问题。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

ultrascale FPGA编译时遇到ddr4的mig核出现DQS  CAL FAIL

 

一开始最简单的pcie和ddr4是正常工作的，但是一添加其他模块出现错误，但是时序反而是通过的。

解决办法：

本问题，通过更改implement改为performance实现时序的满足，并且上电测试后ddr4正常了.

查询的其他解决办法：未测试

https://forums.xilinx.com/t5/%E5%AD%98%E5%82%A8%E6%8E%A5%E5%8F%A3-%E8%A7%86%E9%A2%91/DDR-CAL-FAIL/m-p/932351/highlight/true

https://blog.youkuaiyun.com/linpeng_9527/article/details/105451043

https://blog.youkuaiyun.com/qq_22168673/article/details/110527965

 
lijq94
关注
【常见错误】FPGA器件DDR类型选择错误
记录学习历程
02-15 2210
ZedBoard开发常见错误： DDR的型号配置错误。间接会导致的结果是，在调试debug时，会发现cpu一直处于running的状态，但是在控制台并不能看到打印的信息，并且不管是只用了PS端或者是PS、PL端都用了，都不能在控制台上出现打印信息，但是程序可以烧录到板子上（program FPGA时发现板子上的蓝灯会亮），这说明板子本身是没问题的，排除了接线的问题，最终发现是在配置block design的DDR的信息时，DDR的型号选择错误的原因，型号选择错误会导致，程序烧录进板子后，但是由于没有配置对
Ultrascale及ultrascale+ FPGA学习整理（配置模式、DDR4走线规则等等）
最新发布
宝沐熙的博客
01-13 309
（参考文档：ug570-ultrascale-configuration）（7系列配置参考文档：UG470）缩写备注：—全局时钟—4字节时钟，即一个bank中有4个byte lane，所以也是bank内时钟—专用字节时钟，即一个bank中有4个byte lane的每个byte lane的专用时钟—数据总线反转。
KU FPGA DDR4 SDRAM仿真/板卡测试
青春易逝，愿不负昭华，期待梦与远方
12-03 1万+
本文仅对DDR4 SDRAM IP的example design工程进行了仿真。后续仿真，参考下面的流程，可以搭建自己的仿真平台。 仿真平台一般由下面几个模块构成：仿真平台TB_TOP、被测模块FPGA_TOP、仿真模型sim_model。 1、vivado工程文件夹结构 1.1、新建vivado时的文件夹结构 1.2、新建USR_DESIGN文件夹 在工程文件夹根目录下，新建usr_design文件夹，用于存放该自己设计的该工程的.v文件。并将该文件夹里的文件添加的vivado工程.
FPGA设计-DDR write leveling失败
whm128的博客
06-06 1221
最近项目中，遇到了一个一个问题，就是DDR初始化失败，失败卡在write leveling。
MIG MB fail 问题
weixin_42197979的博客
04-09 592
一、之前ok的工程重新修改后，ddr4出现MB fail和microblaze Fail，情况如下。1. 复位工程、resetout（好像是叫这个）；至于是什么原因导致的，暂不清楚，怀疑是软件问题。3. 删除ddr ip，另存一个新的工程；2. 删除ddr ip 重新添加；4. 还是不行那就重新建工程吧。
FPGA----VCU128的DDR4无法使用问题（全网唯一）
qq_37912811的博客
09-15 2549
这是关于“[Mig 66-119] Phy core regeneration & stitching failed. Please check vivado.log and debug_core_synth.log files in the directory: C:/Users/DELL/AppData/Local/Temp/32668 to debug the problem.3、需要注意的是，VCU128的DDR4配置，应当按如下方法配置，不然无法使用。这是关于DDR4的所已知问题的解决方案。
vivado生成ddr容易出错的地方
12-26
vivado生成ddr容易出错的地方
嵌入式硬件-Xilinx FPGA DDR4 接口配置（二）
hi94的博客
07-08 3798
本文档提供了关于FPGA-MIG和DDR4内存的详细介绍，包括其工作原理、关键信号、以及与之相关的PCB设计准则。DDR4作为目前广泛使用的内存技术，其特点包括高速数据传输和同步工作机制，而FPGA-MIG则为这些内存提供了高效的控制和接口，确保数据传输的稳定性和高效性。文档还详细讨论了DDR4的信号类型，包括时钟信号、地址和命令信号以及数据信号等，这对于理解DDR4的工作机制至关重要。在PCB设计方面，本文档提供了关于如何布线和引脚分配的准则，旨在帮助设计师优化内存与FPGA之间的连接.
嵌入式硬件-Xilinx FPGA DDR4 接口配置（一）
hi94的博客
07-17 4649
Xilinx FPGA DDR4 接口配置基础（PG150）
DDR3/4_IP核应用--vivado
wenjia7803的博客
11-10 5335
参考资料 《pg150-ultrascale-memory-ip》 以该手册的脉络为主线，对DDR3/4控制器进行探讨。 1.IP核结构 根据官方提供的资料，IP核主要划分为三个部分，分别是用户接口，内存控制器以及物理层接口。对于用户来说，我们需要研究清楚的是用户接口部分内容，其余两部分只需了解即可，这里就不展开论述。 读写效率 X8是表示，...
vivado DQS_BIAS
cckkppll的博客
07-10 1208
vivado DQS_BIAS
ddr3仿真初始化失败，DDR4仿真没有效果
bingbang0703的博客
08-29 3449
在对DDR3，DDR4等存储器进行仿真的时候，会发现仿真不出效果！！！
使用方法论报告第 3 部分：时序已满足，但硬件中存在 DDR4 校准失败
weixin_45825101的博客
10-15 734
注：本文转自赛灵思中文社区论坛，源文链接在此。本文原作者为XILINX工程师。 本篇博文中的分析是根据真实客户问题撰写的，该客户发现硬件中存在 DDR4 校准错误。不同板以及不同构建之间出现的故障并不一致。本篇博文旨在演示用于缩小根本原因范围以及修复此问题的部分调试技巧。 这是使用方法论报告系列博文的第 3 部分。如需阅读整个系列中的所有博文，请参阅此处。 使用方法论报告第 3 部分：时序已满足，但硬件中存在 DDR4 校准失败 ‎10-21-202012:11 AM 本篇博文中的分析是根据真..
Xilinx DDR4 MIG 的调试
hy_520520的博客
10-19 5809
​ DDR4介绍 DDR4，即第四代双倍数据率同步动态随机存储器SDRAM。前面我们学习过DDR3，DDR2。那么DDR4相比他们又提升在哪里呢？ 新建BD工程：此部分为搭建PCIE控制DDR4的工程。
Vivado例化多组DDR4 MIG核
jingjiankai5228的博客
12-27 3249
xilinx mig的DDR4控制器相对以前的DDR3已经不同了，不能再一个MIG核里同时例化多个控制器，如果需要多组控制，需要例化多次，如果是官方的开发板，可以直接选用板级信息作为实际的物理引脚 这样的话，就无需手动添加物理约束，直接用IP核自带的约束就OK。 例如我这里用了两组DDR4： 注意名字（IP是分别生成的）是不一样的 ...
从fail到pass，DDR调试到底经历了什么？
edadoc2013的博客
07-10 3188
作者 | 黄刚（一博科技高速先生团队队员） 做DDR的调试无非以下三种结果：调试fail、调试pass和调试很久才pass。你可能永远也想象不到PCB工程师花几天设计出来的DDR模块在加工出来后调试就多久才pass，一天？一周？一个月？甚至…… 高速先生近几年来在DDR设计仿真取得了长足的进步，这要得益于AI（人工智能）的热潮，作为该领域的核心产品，AI算力卡成为近年来各大通讯公司和芯片公司争相研发的产品。而其中DDR模块则是AI算力卡里最核心的模块，支撑着算力卡大容量、快速的运算能力。 高速先.
READ DQS Gating Training
热门推荐
Hierro的DDR世界
12-06 1万+
1 Read DQS Gate Training… 测试序列中包含了DQS门控训练，在防止读错误是非常重要的。唯一可能使完成门控训练的读操作错误的原因是，每个读操作之间的DQS jitter非常大。为了缓解这种状态，门控训练的读操作会被重复很多次，其中一次读错误操作都不能出现。DTCR.DTRPTN可配置每一次门控训练时重复的读操作次数。为了更长远的提高门控训练的可靠性，读返回数据会根据返回数据计
ultrascale kintex）FPGA--问题总结2021-05-21
lijq94的博客
05-21 722
（ultrascale kintex）FPGA--问题总结(型号：XCKU040-FFVA1156-2-I）单通道采集 1.pcie和ddr4初始设计正常可以通过。添加其他模块，特别是aximm要传输至ddr的模块出现问题 包括：ddr 出现DQSCAL FAIL；pcie无法正常读写数据，但是bar和bypass可以正常工作 解决办法： 1.目前没啥好办法，通过增量编译，每次少添加模块，添加完编译后测试，通过再添加下一个模块。 2，通过Partial Reconfiguration 部分重配..
ddr4 dqs 频率_【鼎阳硬件智库原创︱DDR 】DDR4设计概述以及分析仿真案例
weixin_29039773的博客
01-02 2460
王彦武 鼎阳硬件设计与测试智库专家组成员引言：随着计算机，服务器的性能需求越来越高，DDR4开始应用在一些高端设计中，然而目前关于DDR4的资料非常少，尤其是针对SI(信号完整性)部分以及相关中文资料，另外一方面，DDR4的高速率非常容易引起SI问题，一旦出现比如DDR4 Margin测试Fail之类的问题，会让很多设计者感到头疼，Debug过程非常困难，信号测试变得越来越困难，越来越不准确，而...
FPGA MPSoC-XCZU4EV开发：Vivado与Verilog实现IP核FIFO驱动
资源摘要信息:"FPGA MPSoC-XCZU4EV实现IP核FIFO驱动（Vivado Design Suite和Verilog HDL实现）" FPGA（现场可编程门阵列）技术近年来在电子设计自动化领域扮演着重要角色，尤其在需要高性能并行处理的场合，FPGA的...
评论 4
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值