RFSoC全面解析(八)—— ZCU111 RFSoC评估工具的上位机界面

本文详细介绍了ZCU111 RFSoC评估系统的组成,包括上位机、开发板、子卡等。重点解析了上位机软件的操作,如IP配置、时钟设置、功耗分析,并展示了如何通过上位机控制ADC/DAC,包括动态加载例程和生成波形。此外,还提到了XILINX公司文档UG1309作为详细功能参考。

上一篇文章我们准备好了评估工具或者叫评估系统,整个评估系统总的框图如下图所示:

评估系统由上位机、ZCU111开发板、子卡以及网线、射频线缆组成。

评估系统ZCU111开发板内主要使用的RFSoC外设为时钟驱动和DDR4,RFSoC的PS部分和PL部分都使用了。

PS部分发挥的功能为通过网口与上位机通信,通过IIC总线控制时钟驱动芯片以及数据流控制等;PL部分发挥的功能为ADC、DAC、预处理、DMA等。


按照上一篇文章的步骤,给ZCU111开发板加电,串口调试助手收到的打印信息如下,这个过程有点久。。。

Xilinx Zynq MP First Stage Boot Loader 
Release 2018.3   Dec 13 2018  -  05:14:54
NOTICE:  ATF running on XCZU28DR/silicon v4/RTL5.1 at 0xfffea000
NOTICE:  BL31: Secure code at 0x0
NOTICE: 
 BL31: Non secure code at 0x8000000
NOTICE:  BL31: v1.5(release):xilinx-v2018.2-919-g08560c36
NOTICE:  BL31: Built : 05:08:42, Dec 13 2018
PMUFW:	v1.1


U-Boot 2018.01 (
内容概要:本文记录了一位工程师调试Alinx公司软件无线电射频Zynq UltraScale+RFSoC FPGA开发板的经历。文章详细描述了从尝试原厂提供的demo工程开始,到解决DAC输出频率与设置不匹配问题的全过程。调试过程中,作者通过ILA抓取信号、频谱仪检测DAC输出频率、信号源输入验证ADC采集信号频谱、检查RF Data Converter配置、分析Vitis代码以及最终确认AXI总线时钟频率等一系列步骤,逐步排查并解决了问题。最终发现,问题根源在于Vitis代码中对ADC抽取和DAC插入值的配置未考虑到Sample per AXI4-Stream Cycle的因素。通过对代码进行修正,成功实现了预期的频率输出和信号采集效果。; 适合人群:具有一定硬件调试经验的FPGA开发工程师或射频工程师,尤其是对RFSoC芯片有一定了解的技术人员。; 使用场景及目标:①帮助读者理解RFSoC芯片的调试流程和常见问题;②提供详细的故障排查思路和方法,特别是针对DAC和ADC频率设置不匹配的问题;③指导读者如何正确配置Vitis代码以确保RF Data Converter的正常工作。; 阅读建议:本文提供了丰富的实战经验和具体的调试步骤,建议读者在遇到类似问题时参考本文的排查思路,并结合自己的项目环境进行实践。同时,对于文中提到的技术细节,如ILA信号抓取、频谱仪检测等,读者可以深入研究相关工具的使用方法,以便更好地应用于实际工作中。
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