hdu 1545 01-K Code

01-K Code

Time Limit: 2000/1000 MS (Java/Others)    Memory Limit: 65536/32768 K (Java/Others)
Total Submission(s): 406    Accepted Submission(s): 96


Problem Description
Consider a code string S of N symbols, each symbol can only be 0 or 1. In any consecutive substring of S, the number of 0's differs from the number of 1's by at most K. How many such valid code strings S are there? 

For example, when N is 4, and K is 3, there are two invalid codes: 0000 and 1111. 
 

Input
The input consists of several test cases. For each case, there are two positive integers N and K in a line.

N is in the range of [1, 62].

K is in the range of [2, 5].
 

Output
Output the number of valid code strings in a line for each case.
 

Sample Input
1 2 4 3
 

Sample Output
2 14
 


分析:dp[i][j][k] 表示遍历到第i位(从1开始),当前0-1的最小值为j,0-1的最大值为k,可知j的最大值为0,k的最小值为0;
            dp[0][0][0]表示空串
转移方程:dp[i+1][min(j+1,0)][k+1]+=dp[i][j][k];//第i+1位添0
                    dp[i+1][j-1][max(k-1,0)]+=dp[i][j][k];//第i+1位添1
由于j可能为负数,故加一个偏移值5
#include<cstdio>
#include<cstring>
#define ll __int64
const int W=5;
int n,k;
int max(int a,int b){return a>b?a:b;}
int min(int a,int b){return a<b?a:b;}
ll dp[63][10][10];
int main(){
	int i,j,p;
	while(~scanf("%d%d",&n,&k)){
		memset(dp,0,sizeof(dp));
		dp[0][W][W]=1;
		for(i=0;i<n;i++){
			for(j=-k+W;j<=W;j++)for(p=W;p<=k+W;p++){
				dp[i+1][min(j+1,W)][p+1]+=dp[i][j][p];
				dp[i+1][j-1][max(p-1,W)]+=dp[i][j][p];
			}
		}
		ll ans=0;
		for(i=-k+W;i<=W;i++)for(j=W;j<=k+W;j++)ans+=dp[n][i][j];
		printf("%I64d\n",ans);
	}
	return 0;
}


### 在 Vivado 中配置和使用 HDU-XL-01 开发板的方法 #### 1. 确定开发环境与硬件支持 HDU-XL-01 是一款基于 Xilinx FPGA 的开发板。在 Vivado 中使用该开发板时,首先需要确保所使用的 FPGA 器件型号被 Vivado 支持[^1]。例如,如果开发板采用的是 Spartan 或 Artix 系列器件,则需要选择对应的器件型号。 #### 2. 创建 Vivado 工程 在 Vivado 中创建一个新的工程,并指定目标 FPGA 器件型号为 HDU-XL-01 所使用的具体型号。通过“Create Project”向导完成工程设置,并确保选择了正确的 FPGA 器件[^1]。 #### 3. 引入开发板约束文件 为了正确映射开发板上的资源(如 LED、按键、UART 等),需要引入开发板的约束文件(XDC 文件)。如果没有现成的 XDC 文件,可以根据开发板手册手动编写约束文件。以下是一个简单的 XDC 文件示例: ```xdc # LED 约束 set_property PACKAGE_PIN L15 [get_ports {LED[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {LED[0]}] set_property PACKAGE_PIN M14 [get_ports {LED[1]}] set_property IOSTANDARD LVCMOS33 [get_ports {LED[1]}] # 按键约束 set_property PACKAGE_PIN J15 [get_ports BTN] set_property IOSTANDARD LVCMOS33 [get_ports BTN] ``` 将此文件添加到 Vivado 工程中,并确保其正确应用到设计中[^1]。 #### 4. 设计实现 根据具体功能需求,设计相应的 Verilog 或 VHDL 模块。例如,若需要实现一个简单的 LED 闪烁功能,可以参考以下代码: ```verilog module blinky ( input wire clk, // 时钟信号 input wire reset, // 复位信号 output reg [1:0] LED // LED 输出 ); reg [24:0] counter; always @(posedge clk or posedge reset) begin if (reset) begin counter <= 25'd0; LED <= 2'b00; end else begin counter <= counter + 1'b1; if (counter == 25'd50000000) begin // 约 1 秒 counter <= 25'd0; LED <= LED + 1'b1; end end end endmodule ``` 将上述模块添加到工程中,并确保其输入输出端口与开发板约束文件中的定义一致[^1]。 #### 5. 综合、实现与生成比特流 完成设计后,在 Vivado 中依次执行综合、实现和生成比特流的操作。确保所有步骤均无错误或警告信息。完成后,生成的比特流文件将用于编程 FPGA[^1]。 #### 6. 编程 FPGA 使用 Vivado 的“Open Hardware Manager”功能连接到实际硬件设备,并将生成的比特流文件下载到 HDU-XL-01 开发板中。确保开发板已正确连接至计算机,并安装了相应的驱动程序。 #### 7. 测试功能 下载比特流后,测试开发板上实现的功能是否符合预期。例如,观察 LED 是否按照设计要求闪烁。 --- ###
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