本文详细介绍了Verilog HDL中时序逻辑与组合逻辑的区别及正确使用方法。强调了时序逻辑应当使用非阻塞赋值(<=)，而组合逻辑则应当采用阻塞赋值(=)。此外还讨论了assign语句的应用场景及其限制。
说明always语句内存在错误。可能原因为赋值语句有错误，或者程序块内信号有问题。
阻塞赋值和非阻塞赋值
非阻塞逻辑：<=
阻塞逻辑：=
详细介绍见这位博主
总结：
1、时序逻辑一定用非阻塞赋值”<=”,一旦看到敏感列表有 posedge 就用”<=”。
2、组合逻辑一定用”=” ，一旦敏感列表没有 posedge 就用”=”，一旦看到 assign 就用”=”。
3、时序逻辑和组合逻辑分成不同的模块，即一个 always 模块里面只能出现非阻塞赋值”<=”或者”=”。
4、assign语句必须使用阻塞赋值
程序块内信号的类型
在assign内，被赋值的只能是reg类型的。而input output都是默认为wire类型。需要更改output类型的定义，例如由
output [2:0] d1
改为
output reg [2:0] d1
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