认真学习了一下关于Verilog的赋值

原创 已于 2022-03-24 12:07:25 修改 · 7k 阅读 · 22 ·
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#Verilog #FPGA

于 2022-03-23 23:11:02 首次发布
本文详细介绍了Verilog中连续赋值与过程赋值的区别，包括阻塞赋值与非阻塞赋值的使用场景。重点讨论了延迟和驱动强度在连续赋值中的作用，以及阻塞与非阻塞过程赋值在时序控制中的行为差异，强调了非阻塞赋值在并行执行中的不确定性。

虽然一直在用Verilog开发，但是如果你之前问我赋值有哪两种，我可能会直接回答阻塞赋值与非阻塞赋值。认真了学习了一下才认识到赋值准确应分为连续赋值与过程赋值，而阻塞与非阻塞其实是阻塞过程赋值与非阻塞过程赋值… …

目录

赋值（assignment ）是将值赋给net或变量的基本机制。两种基本的形式：

  • 连续赋值（continuous assignment）：给net赋值。
  • 过程赋值（ procedural assignment）：给变量赋值。

连续赋值与过程赋值的显著差异：

  • 连续赋值驱动net，并在输入操作数改变值时进行计算和更新。
  • 过程赋值在相关的过程流结构的控制下更新变量的值。

赋值语句由赋值符号分为左边和右边部分，阻塞赋值使用“=”，非阻塞赋值使用“<=”。
右边可以是获得值的任何表达式。
左边部分的形式取决于连续赋值还是过程赋值：

赋值形式 左边部分
连续赋值 net(矢量或标量)；矢量net的位选择；上述的位拼接
过程赋值 变量(矢量或标量)；reg、integer或time变量的位选择；Memory Word；上述的位拼接

1 连续赋值

连续赋值驱动net的方式与gate驱动net类似。
每当右边的值发生变化时，就会进行赋值。连续赋值提供了一种不用指定gate的互连来对组合逻辑建模的方法。模型不指定gate而指定驱动网络的逻辑表达式。

常用方式

# net声明赋值
net_type [ signed ][ delay ] 赋值列表 ;  
# 过程连续赋值
assign [ drive_strength ] [ delay ] net赋值列表 ;

两种赋值位置：
- net声明赋值：wire (strong1, pull0) mynet = en

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数组索引从0到3，所以可以通过以下方式访问每个元素：my_array[0], my_array[1], my_array[2], 和 my_array[3]。Verilog是一个使用数组的强大语言。my_2d_array[0][0], my_2d_array[0][1], my_2d_array[0][2], 和 my_2d_array[0][3]my_2d_array[1][0], my_2d_array[1][1], my_2d_array[1][2], 和 my_2d_array[1][3]
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连续赋值： 1）语法上，有关键词“assign”来标识； 2）左侧被赋值的数据类型必须是线网型数据（wire）； 3）连续赋值语句不能出现在过程快中（initial/always）； 4）连续赋值语句主要用来对组合逻辑进行建模以及线网数据间进行描述； 5）连续赋值语句产生作用后，赋值表达式中信号的任何变化都将立即被反映到赋值线网型数据的取值上； 过程赋值：
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verilog赋值
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### Verilog 中的赋值语句及其使用方法 #### 1. 连续赋值语句 (`assign`) 连续赋值语句主要用于对 `wire` 类型变量进行赋值，通常用来描述组合逻辑电路。其基本形式如下： ```verilog assign target = expression; ``` 其中，`target` 是目标变量（通常是 `wire` 型），`expression` 表达式的计算结果会被赋予给 `target`。 **示例：** ```verilog module example_assign (input wire a, input wire b, output wire c); assign c = a & b; // 将 a 和 b 的按位与运算结果赋值给 c endmodule ``` 上述代码表示了一个简单的与门逻辑[^1]。 --- #### 2. 过程赋值语句 过程赋值语句用于对 `reg` 类型变量进行赋值，主要在 `always` 或 `initial` 块中使用。它分为两种方式：阻塞赋值和非阻塞赋值。 ##### （1）阻塞赋值 (`=`) 阻塞赋值会在当前语句完成后立即更新右侧表达式的值到左侧变量中，并继续执行下一条语句。 **特点：** - 按顺序逐条执行。 - 更适合建模同步控制流的行为。 **示例：** ```verilog always @(*) begin reg temp; temp = a + b; // 阻塞赋值，temp 立即被更新为 a+b 的值 c = temp * 2; // 下一步基于已更新的 temp 计算 c end ``` ##### （2）非阻塞赋值 (`<=`) 非阻塞赋值会先记录所有的右值，在整个块结束时再统一更新左值。 **特点：** - 所有赋值操作并行完成。 - 更适合建模硬件行为，尤其是时序逻辑。 **示例：** ```verilog always @(posedge clk) begin q <= d; // 在 posedge clk 上触发，q 更新为 d 的值 end ``` 对比阻塞赋值和非阻塞赋值的效果可以发现，非阻塞赋值更接近实际硬件的工作模式[^3]。 --- #### 3. 条件赋值语句 Verilog 支持多种条件判断结构来实现复杂的赋值逻辑。 ##### （1）`if-else` 结构 类似于 C/C++ 的语法，支持嵌套和简化写法。 **示例：** ```verilog always @(posedge clk or negedge reset_n) begin if (!reset_n) // 如果复位信号有效 count <= 0; // 清零计数器 else if (enable) // 否则如果使能信号有效 count <= count + 1; // 自增计数器 end ``` 注意：`if(a)` 实际上等价于 `if(a == 1)`，而 `if(!a)` 则等价于 `if(a != 1)`[^2]。 ##### （2）`case` 结构 适用于多分支选择场景。 **示例：** ```verilog always @(state) begin case(state) IDLE: next_state = WAIT; WAIT: next_state = BUSY; default: next_state = IDLE; endcase end ``` --- #### 4. 特殊情况下的赋值 当需要在过程块内对 `wire` 变量赋值时，可以通过 **过程连续赋值语句** 完成。此时仅允许使用阻塞赋值符号 `=`。 **示例：** ```verilog always @(a, b) begin wire result; result = a | b; // 对 wire 类型的结果进行赋值 end ``` 需要注意的是，这种方式一般只推荐在测试平台（Testbench）中使用[^4]。 --- ### 总结 Verilog 提供了丰富的赋值机制以适应不同的设计需求： - 组合逻辑优先考虑 `assign`； - 时序逻辑建议采用非阻塞赋值； - 复杂逻辑可通过 `if-else` 或 `case` 构造灵活处理。
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