认真学习了一下关于Verilog的赋值

本文详细介绍了Verilog中连续赋值与过程赋值的区别,包括阻塞赋值与非阻塞赋值的使用场景。重点讨论了延迟和驱动强度在连续赋值中的作用,以及阻塞与非阻塞过程赋值在时序控制中的行为差异,强调了非阻塞赋值在并行执行中的不确定性。

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虽然一直在用Verilog开发,但是如果你之前问我赋值有哪两种,我可能会直接回答阻塞赋值与非阻塞赋值。认真了学习了一下才认识到赋值准确应分为连续赋值与过程赋值,而阻塞与非阻塞其实是阻塞过程赋值与非阻塞过程赋值… …

赋值(assignment )是将值赋给net或变量的基本机制。两种基本的形式:

  • 连续赋值(continuous assignment):给net赋值。
  • 过程赋值( procedural assignment):给变量赋值。

连续赋值与过程赋值的显著差异:

  • 连续赋值驱动net,并在输入操作数改变值时进行计算和更新。
  • 过程赋值在相关的过程流结构的控制下更新变量的值。

赋值语句由赋值符号分为左边和右边部分,阻塞赋值使用“=”,非阻塞赋值使用“<=”。
右边可以是获得值的任何表达式。
左边部分的形式取决于连续赋值还是过程赋值:

赋值形式左边部分
连续赋值net(矢量或标量);矢量net的位选择;上述的位拼接
过程赋值变量(矢量或标量);reg、integer或time变量的位选择;Memory Word;上述的位拼接

1 连续赋值

连续赋值驱动net的方式与gate驱动net类似。
每当右边的值发生变化时,就会进行赋值。连续赋值提供了一种不用指定gate的互连来对组合逻辑建模的方法。模型不指定gate而指定驱动网络的逻辑表达式。

常用方式

# net声明赋值
net_type [ signed ][ delay ] 赋值列表 ;  
# 过程连续赋值
assign [ drive_strength ] [ delay ] net赋值列表 ;

两种赋值位置:
- net声明赋值:wire (strong1, pull0) mynet = enable ;
- 连续赋值:

	```
	assign (strong1, pull0) mynet = enable ;
	assign {carry_out, sum_out} = ina + inb + carry_in; 
	assign
		data = (s == 0) ? bus0 : Zee,
		data = (s == 1) ? bus1 : Zee,
		data = (s == 2) ? bus2 : Zee,
		data = (s == 3) ? bus3 : Zee;
	```

1.1 Delay

对连续赋值的延迟应指定右操作数值变化到对左操作数赋值之间的时间间隔。如果左边引用一个标量net,那么延迟将被处理为与门延迟相同的方式;也就是说,对于输出的上升、下降和变为高阻抗,可以给出不同的延迟。

指定上升、下降和变为高阻抗延时值的例子:

//min:typ:max
module iobuf (io1, io2, dir);
. . .
bufif0 #(5:7:9, 8:10:12, 15:18:21) b1 (io1, io2, dir);
bufif1 #(6:8:10, 5:7:9, 13:17:19) b2 (io2, io1, dir);
. . .
endmodule

如果左边引用一个向量net,那么最多可以应用三个延迟。以下规则决定哪些延迟控制赋值:

  • 如果右边从非零过渡到零,那么 falling delay 应使用。
  • 如果右边过渡到z,那么turn-off delay 应使用。
  • 对于其他所有情况,rising delay 应使用

在net声明中指定的连续赋值的延时 应该与 指定一个 net delay然后给net进行连续赋值 区分。net声明中的应用于net的延时值例子:
wire #10 wireA;
这个延时称为 net delay。含义:任何通过其他语句应用于wireA的值的变化,在其生效之前都应延迟10个时间单位。而如果声明中有一个连续赋值时(wire #10 wireA = enable;),延迟是连续赋值的一部分,而不是 net delay。因此,它不会被加入到net上其他驱动的延迟中。此外,如果赋值是对向量net的,则上升和下降延迟不应用于声明中包含该赋值的单个比特。

如果右操作数在前一个操作数的变化传播到左操作数之前发生了变化,则需要执行以下步骤:

  1. 右边表达式的值被求值。
  2. 如果右侧的值与当前计划传播到左侧的值不同,则将取消当前计划的传播事件的调度。
  3. 如果右边的新值等于左边的当前值,则没有事件被调度。
  4. 如果新的右边值与当前的左边值不同,则使用左边值的当前值、右边新计算的值以及语句中显示的延迟值,按照标准方式计算延迟值;然后,一个新的传播事件被安排在未来的延迟时间单元中发生。

1.2 Strength

连续赋值的驱动强度可以由用户指定。这只适用于对以下类型的标量net的赋值: wire tri trireg wand triand tri0 wor trior tri1

连续赋值驱动强度可以在net声明中指定,也可以在单独的赋值中使用assign关键字指定。如果提供强度规范,应立即跟随关键字(net类型或assign的关键字),并在任何指定的延迟之前。当连续赋值驱动网络时,数值的强度应按规定进行仿真。

驱动强度规范应包含一个强度值,当分配给net的值为1时适用,第二个强度值,当分配的值为0时适用。以下关键字应指定赋值为1的强度值:supply1 strong1 pull1 weak1 highz1
以下关键字应指定赋值为0的强度值:supply0 strong0 pull0 weak0 highz0

两种强度规格的顺序应任意。驱动强度规范的使用应受以下两条规则的约束:

  • 强度规范(highz1, highz0)和(highz0, highz1)视为违规结构。
  • 如果没有指定驱动器强度,则默认为(strong1, strong0)。

2 过程赋值

连续赋值类似于组合逻辑驱动net。与之不同的是过程赋值将值赋给变量。赋值过程没有期限,该变量保存赋值的值,直到对该变量进行下一次过程赋值。

过程赋值发生在always、initial、task和function程序中。可以认为是“触发”的赋值。当仿真中的执行流在过程中达到赋值时触发。赋值可以由条件语句控制。事件控件、延迟控件、if语句、case语句和循环语句都可以用来控制是否计算赋值。

赋值的位置:

  • 变量声明赋值:
    不允许将变量声明赋值给数组。变量声明赋值只允许在模块级别。如果同一个变量在初始块和变量声明赋值中被赋值不同,则计算的顺序是未定义的。
    reg[3:0] a = 4'h4;reg[3:0] a; initial a = 4'h4;等效。
    reg [3:0] array [3:0] = 0;违法。
  • 执行流过程赋值

1.1 过程赋值的两种类型

阻塞和非阻塞过程赋值语句在时序块中指定了不同的过程流。

1.1.1 阻塞过程赋值(Blocking procedural assignments)

阻塞过程赋值在在后续的语句执行之前执行。阻塞过程赋值语句不应阻止并行块(fork…join)中它后续的语句的执行。
阻塞式过程赋值使用的=赋值操作符也用于过程式连续赋值和连续赋值。

1.1.2 非阻塞过程赋值(The nonblocking procedural assignment)

非阻塞过程赋值允许在不阻塞过程流的情况下进行分配调度。当多个变量在同一步内进行赋值时,可以使用非阻塞过程赋值语句,而不考虑顺序或相互依赖。

非阻塞赋值操作符<=与小于或等于关系操作符相同。
解释应根据<=出现的上下文来决定。当表达式中使用<=时,应将其解释为关系运算符;当它被用于非阻塞的程序赋值时,它应该被解释为赋值操作符。

与用于阻塞赋值的事件或延迟控制不同,非阻塞赋值不会阻塞过程流。非阻塞赋值对赋值进行计算和调度,但它不会阻塞begin-end块中后续语句的执行。

对于给定的变量,不同的非阻塞赋值的执行顺序应该被保留。换句话说,如果一组非阻塞赋值的执行有明确的顺序,那么非阻塞赋值的目标的结果更新的顺序应该与执行的顺序相同

module multiple;
reg a;
initial a = 1;
// The assigned value of the reg is determinate
initial begin
   a <= #4 0; // schedules a = 0 at time 4
   a <= #4 1; // schedules a = 1 at time 4
end // At time 4, a = 1
endmodule

如果模拟器并发执行两个过程块,并且这些过程块包含对同一变量的非阻塞赋值操作符,则该变量的最终值是不确定的。

module multiple2;
reg a;
initial a = 1;
initial a <= #4 0; // schedules 0 at time 4
initial a <= #4 1; // schedules 1 at time 4
// At time 4, a = ??
// The assigned value of the reg is indeterminate
endmodule

### Verilog 中的赋值语句及其使用方法 #### 1. 连续赋值语句 (`assign`) 连续赋值语句主要用于对 `wire` 类型变量进行赋值,通常用来描述组合逻辑电路。其基本形式如下: ```verilog assign target = expression; ``` 其中,`target` 是目标变量(通常是 `wire` 型),`expression` 表达式的计算结果会被赋予给 `target`。 **示例:** ```verilog module example_assign (input wire a, input wire b, output wire c); assign c = a & b; // 将 a 和 b 的按位与运算结果赋值给 c endmodule ``` 上述代码表示了一个简单的与门逻辑[^1]。 --- #### 2. 过程赋值语句 过程赋值语句用于对 `reg` 类型变量进行赋值,主要在 `always` 或 `initial` 块中使用。它分为两种方式:阻塞赋值和非阻塞赋值。 ##### (1)阻塞赋值 (`=`) 阻塞赋值会在当前语句完成后立即更新右侧表达式的值到左侧变量中,并继续执行下一条语句。 **特点:** - 按顺序逐条执行。 - 更适合建模同步控制流的行为。 **示例:** ```verilog always @(*) begin reg temp; temp = a + b; // 阻塞赋值,temp 立即被更新为 a+b 的值 c = temp * 2; // 下一步基于已更新的 temp 计算 c end ``` ##### (2)非阻塞赋值 (`<=`) 非阻塞赋值会先记录所有的右值,在整个块结束时再统一更新左值。 **特点:** - 所有赋值操作并行完成。 - 更适合建模硬件行为,尤其是时序逻辑。 **示例:** ```verilog always @(posedge clk) begin q <= d; // 在 posedge clk 上触发,q 更新为 d 的值 end ``` 对比阻塞赋值和非阻塞赋值的效果可以发现,非阻塞赋值更接近实际硬件的工作模式[^3]。 --- #### 3. 条件赋值语句 Verilog 支持多种条件判断结构来实现复杂的赋值逻辑。 ##### (1)`if-else` 结构 类似于 C/C++ 的语法,支持嵌套和简化写法。 **示例:** ```verilog always @(posedge clk or negedge reset_n) begin if (!reset_n) // 如果复位信号有效 count <= 0; // 清零计数器 else if (enable) // 否则如果使能信号有效 count <= count + 1; // 自增计数器 end ``` 注意:`if(a)` 实际上等价于 `if(a == 1)`,而 `if(!a)` 则等价于 `if(a != 1)`[^2]。 ##### (2)`case` 结构 适用于多分支选择场景。 **示例:** ```verilog always @(state) begin case(state) IDLE: next_state = WAIT; WAIT: next_state = BUSY; default: next_state = IDLE; endcase end ``` --- #### 4. 特殊情况下的赋值 当需要在过程块内对 `wire` 变量赋值时,可以通过 **过程连续赋值语句** 完成。此时仅允许使用阻塞赋值符号 `=`。 **示例:** ```verilog always @(a, b) begin wire result; result = a | b; // 对 wire 类型的结果进行赋值 end ``` 需要注意的是,这种方式一般只推荐在测试平台(Testbench)中使用[^4]。 --- ### 总结 Verilog 提供了丰富的赋值机制以适应不同的设计需求: - 组合逻辑优先考虑 `assign`; - 时序逻辑建议采用非阻塞赋值; - 复杂逻辑可通过 `if-else` 或 `case` 构造灵活处理。
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