认真学习了一下关于Verilog的赋值

虽然一直在用Verilog开发，但是如果你之前问我赋值有哪两种，我可能会直接回答阻塞赋值与非阻塞赋值。认真了学习了一下才认识到赋值准确应分为连续赋值与过程赋值，而阻塞与非阻塞其实是阻塞过程赋值与非阻塞过程赋值… …

赋值（assignment ）是将值赋给net或变量的基本机制。两种基本的形式：

• 连续赋值（continuous assignment）：给net赋值。
• 过程赋值（ procedural assignment）：给变量赋值。

连续赋值与过程赋值的显著差异：

• 连续赋值驱动net，并在输入操作数改变值时进行计算和更新。
• 过程赋值在相关的过程流结构的控制下更新变量的值。

赋值语句由赋值符号分为左边和右边部分，阻塞赋值使用“=”，非阻塞赋值使用“<=”。
右边可以是获得值的任何表达式。
左边部分的形式取决于连续赋值还是过程赋值：

赋值形式	左边部分
连续赋值	net(矢量或标量)；矢量net的位选择；上述的位拼接
过程赋值	变量(矢量或标量)；reg、integer或time变量的位选择；Memory Word；上述的位拼接

1 连续赋值

连续赋值驱动net的方式与gate驱动net类似。
每当右边的值发生变化时，就会进行赋值。连续赋值提供了一种不用指定gate的互连来对组合逻辑建模的方法。模型不指定gate而指定驱动网络的逻辑表达式。

常用方式

# net声明赋值
net_type [ signed ][ delay ] 赋值列表 ;  
# 过程连续赋值
assign [ drive_strength ] [ delay ] net赋值列表 ;

两种赋值位置：
- net声明赋值：wire (strong1, pull0) mynet = en