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RSS订阅原创 vivado电路综合后模块消失
电路仿真后模块消失问题编写了tb文件进行仿真时，仿真的结果是正确的，但是进行综合后，代码中某一个模块直接消失掉了。这个问题之前也出现过。这次找了一下问题。一定是因为代码的问题，不是仿真软件综合的锅。1、顶层例化的时候有没有定义所有的信号，有没有把所有的信号线都连接在一起。2、会出现一个critical warning 大概说是某个端口出现多重驱动，我们看一下综合后的电路也可以发现，很多信号会直接接地，或者直接拉高。这其实就是由于多重驱动导致的，可以先看一下RTL级文件有没有出现什么多重驱动（某一个端
2022-05-09 19:42:30
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原创 vivado报错：procedural assignment to a non-register result is not permitted“
说明always语句内存在错误。可能原因为赋值语句有错误，或者程序块内信号有问题。阻塞赋值和非阻塞赋值非阻塞逻辑：<=阻塞逻辑：=详细介绍见这位博主总结：1、时序逻辑一定用非阻塞赋值”<=”,一旦看到敏感列表有 posedge 就用”<=”。2、组合逻辑一定用”=” ，一旦敏感列表没有 posedge 就用”=”，一旦看到 assign 就用”=”。3、时序逻辑和组合逻辑分成不同的模块，即一个 always 模块里面只能出现非阻塞赋值”<=”或者”=”。4、assi
2022-03-25 10:28:39
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原创 system generator结合高版本matlab的使用
system generator 使用的时候需要结合matlab才能正确打开。2019.1Vivado可以支持2017以及以上全部版本的的matlab。所以其实如果我们电脑里有新版的matlab，是不需要再去退回旧版本的。我们只需要在vivado中再进行一个配置：1、在vivado安装路径下，搜索ml_supported.xml文件，双击点开。可以看到所有支持的matlab版本2、如何查看我们目前的电脑里的matlab版本呢？点开控制面板，查看matlab即后续序列号即可。如图所示，我的电脑里
2022-03-19 23:38:55
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原创 FPGA-ip核学习笔记：FIFO
FPGA-ip核学习笔记：FIFOFIFOFIFO的时钟FIFO写入模块代码解析根据达芬奇pro的指导书写的一些学习笔记，方便后续查阅复习。FIFOFIFO 的英文全称是 First In First Out，即先进先出。FPGA 使用的 FIFO 一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存，或者高速异步数据的交互也即所谓的跨时钟域信号传递。RAM和ROM可以在外部设定地址线，选择需要读写的位置，但是FIFO只能采取顺序写入数据的方式。FIFO的时钟FIFO分为同步
2022-03-10 16:44:00
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原创 simulink正弦波失真问题
simulink正弦波 失真问题最简单的，给一个Sin wave然后拿scope测，却发现正弦波输出近似为三角波点击model setting把最大步长改一下，改的小一点。输出漂亮的正弦波：）
2021-11-23 20:15:16
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原创 Vivado配置+开发流程介绍
Vivado配置+开发流程在Vivado出现之前，大家开发赛灵思FPGA普遍始终赛灵思官网下的的ISE集成环境，我最开始也打算下载这个。。但是由于自己学校是军工七子。。已经被美国拉入实体清单，而网上现有的开发包都不支持新出的win11系统。。遂直接转战Vivado事实证明这是一个相当不错的选择，Vivado下载，使用，包括后续的交流论坛都相对比较完善，配合VSCode更是让代码编辑器来爽到起飞。作为一个FPGA开发小白，有说的不对，不精准的地方还请大家多多指出。项目源文件文档指路GitHub：我的仓
2021-11-16 14:37:17
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原创 Vivado常见问题集锦
Vivado常见问题集锦目前在学习FPGA的基本知识，之前只是在数电实验课上简单的写过几个小程序，现在属于两条腿走路，一边做硬件一边分出一定的时间做FPGA开发。我的开发板使用的是赛灵思旗下的EGO1。好处就是比较易得，实验室里就有，可以借出来不用花钱。坏处就是这个开发板相关学习资源比较少，经销商出品的一款指导书错误不断，代码很多都有问题。。作为Vivado,Verilog,fpga小白。。我遇见了很多很多很多问题，目前走的很坎坷但我觉得以后能熟练应用！我将把开发EGO1中的各种遇到的错误整理到这里。
2021-11-15 16:47:38
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空空如也
modelsim配合vivado仿真,library界面闪退
2023-03-01
HDLbits中Mux256to1v例题报错
2022-03-10
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