9、FPGA 设计编译与仿真全解析

FPGA 设计编译与仿真全解析

1. 编译过程

在进行 FPGA 设计时，编译是一个关键步骤。以 Altera 的 Quartus 软件为例，在语法检查成功后，可通过按下大的开始快捷方式或按 <Ctrl L> 来启动编译。若所有编译步骤都成功完成，设计就完全实现了。完成编译后，按下顶部菜单按钮中的编译报告按钮（带有纸张的 IC 符号），流程摘要报告应显示使用了 79 个 ALM 和 384 个存储位。同时，需要检查 VHDL 的内存文件 rom128x16.vhd 和 Verilog 的初始化文件 urisc256x8.hex 。

为了图形化验证 HDL 设计是否描述了所需的电路，可使用 Altera 的 Quartus 软件中的 RTL 查看器。启动 RTL 查看器的操作步骤为：点击 Tools→ Netlist Viewer→ RTL Viewer 。RTL 视图能揭示设计中的许多组件，虽然验证较为困难，但 RTL 状态机查看器可验证是否构建了一个三态机。另一个网表查看器技术映射查看器能精确显示电路如何映射到 FPGA 资源上，但对于小型设计而言，它提供的细节过多，在设计研究中一般不使用。

下面是编译过程的 mermaid 流程图：

graph LR
    A[语法检查] --> B[启动编译]
    B --> C{编译成功?}
    C -- 是 --> D[查看编译报告]
    C -- 否 --> B
    D -->