5、基于IP核的PLL设计与FPGA开发全解析

基于IP核的PLL设计与FPGA开发全解析

1. 基于IP核的PLL设计实例

1.1 背景与需求

在开发板设计中，通常会遇到时钟频率需求不匹配的问题。例如，开发板配备了高精度的50MHz振荡器，但嵌入式微处理器系统可能需要2.5倍频率，即125MHz的时钟信号。而同步数字逻辑很难直接生成这样的高频时钟，因此现代FPGA大多采用锁相环（PLL）来生成不同的时钟或相位延迟。

1.2 PLL的工作原理与架构

PLL是一种混合模拟/数字电路，其核心包括相位/频率检测器（PFD）、压控振荡器（VCO）和反馈计数器。在稳态下，PFD的两个信号（FREF和FFB）同相。反馈频率FFB = FVCO / M与输入参考信号FREF = FIN / N同相，其中参考频率来自输入分频器N。通过选择合适的M和N值，可以得到所需的输出频率。例如，选择M = 5和N = 2，输出频率FVCO为：
[FVCO = \frac{M \times FIN}{N} = \frac{5 \times 50}{2} = 125 MHz]
此外，额外的后置分频计数器C可用于生成FVCO的分数频率或不同的相位延迟。

1.3 IP核的选择与配置

在Altera Quartus IP Catalog中，有多种PLL架构可供选择。为了进行简单评估，我们将IP核命名为PLL。具体操作步骤如下：
1. 创建一个新目录，并在Quartus中打开一个新项目，命名为PLL。
2. 选择“Tools” -> “IP Catalog”。
3. 在IP Catalog中，依次选择“Basic Function” -&g