彬彬有礼的专栏

在verilog中有$readmemh(“filename”, mem_name)命令，在使用这个命令时，”filename”中的路径要用反斜杠’/’，而不是斜杠’/’。

一、HDL不是硬件设计语言； 二、HDL的来历； 三、HDL代码的可综合性； 四、如何判断自己写的代码是可综合的？

设驱动时钟频率为Fc，相位增量为M，寄存器计数值上限为uplimit，输出频率为Fo，则Fo=Fc*M/uplimit； 在进行verilog编程时，以下UP=uplimitalways@(posedge Fc)if(nco >= UP) begin  nco

背景：Xilinx公司的FPGA  ，ISE 10.1 开发环境，  verilog HDL语言问题描述：检查语法没有错误，用modelsim仿真也可以，但综合时出错，错误如下： ERROR:Xst:528 - Multi-source in Unit on signal >; this signal is connected to multiple drivers.ERROR:

环境：ISE 10.1 语言：verilog HDL 出现的错误如下： ERROR:Xst:880 - "mst_pulse_calculation.v" line 124: Cannot mix blocking and non blocking assignments on signal .ERROR:Xst:880 - "mst_pulse_calculation.v" li

1）逻辑条件判断“A==B”和“A！=B”全部换成“!(A^B)”和“A^B” 2）复杂的逻辑条件判断全部单独用一个时钟去判断，如：if(A>1000 && A1000 && B改为如下：reg Flag;Flag 1000 && A1000 && Bif(Flag)这种大小判断略微还好一些，对于减法等运算一定不能在if条件中直接计算，否则会导致很差的逻辑时序；

题目：Verilog HDL语言always块未声明positive或negative导致的时钟不对准程序一直有一个问题，明明对好的时钟，复查了很多遍，但仿真结果就是不对，错开了两个时钟，不知何故。由于先前没仔细查ModelSim仿真波形，只能又花了一晚上把数据跑了一遍，这次清楚了，但看到了两个奇怪的现象，如下图所示： 其中xk_re_multi和xk_im_multi分别是x

前面发过三篇有关dds/nco方面的博文：1）有关DDS的一些初步理解：相位噪声和无杂散动态范围（http://blog.youkuaiyun.com/jbb0523/article/details/7879999）2）DDS的对称性质——参考时钟是100M，则产生的90MHz与10MHz的正弦信号频率相同，相位相反（http://blog.youkuaiyun.com/jbb0523/article/d

在实际应用过程中，如网口IP CORE调试过程中，就会出现不同文件的module在不同的时间单位和精度的情况之下，因此，有必要对这个问题进行深入透彻地了解和分析。下面进行详细分析。I.                    在顶层文件里instantiates each module，本身不写`timescale命令，但据说对modelsim的默认情况是`timescale 1ps/1ps