彬彬有礼的专栏

本文介绍了ISE使用中两个常犯的错误：1， windows 主题选择不对；2，工程保存路径中含有中文

环境：ISE 10.1 语言：verilog HDL 出现的错误如下： ERROR:Xst:880 - "mst_pulse_calculation.v" line 124: Cannot mix blocking and non blocking assignments on signal .ERROR:Xst:880 - "mst_pulse_calculation.v" li

在Xilinx ISE12.3中运用符号设计顶层模块的方法1）、将子模块选中，Design选项卡中，在Implementation在左下角的Process：XXX框中展开Design Utilities，选择Create Schematic Symbol，创建一个该子模块对应的原理图符号，如图；   2）、然后再在工程上右键New_Source，选择Schema

今天很大一部分时间在解决MAC FIR v5.1上面，我知道这篇博文除了我也许没人能看懂，但借优快云宝地，我记录下今天的一天……环境：Xilinx ISE10.1  和 ModelSim SE PLUS 6.2b，FPGA型号似乎不重要，因为一年前和现在我使用的FPGA型号不一样。其实这是一年前的事了，我在用ModelSim仿真包含MAC FIR v5.1的程序时，MAC FIR v5.

虽然Modelsim的功能非常强大，仿真的波形可以以多种形式进行显示，但是当涉及到数字信号处理的算法的仿真验证的时候，则显得有点不足。而进行数字信号处理是Matlab的强项，不但有大量的关于数字信号处理的函数，而且图形显示功能也很强大，所以在做数字信号处理算法的FPGA验证的时候借助Matlab会大大加快算法验证的速度。    关于Matlab和Modelsim联合仿真，我从网上看到两

1)do wave.do 在ISE中联合使用modelsim中仿真时，经常要修改了ISE里面的程序然后重新仿真，重新加载程序可以使用do {xxx.fdo}命令来重新加载而不必每次关掉modelsim在ISE中重新打开，而在重新加载后还有一个麻烦事是信号要重新往modelsim的波形窗口里面添加一遍，这个很麻烦，do wave.do就是来解决这一麻烦的。要执行这一命令，首先在上次把信号

标题：ISE中的Verilog Test Fixture类型的.v文件为啥在Implementation中显示？如何修改？ 不知为啥，发现用于仿真的Verilog Test Fixture类型的.v文件在Implementation中显示，看着很不舒服，但也不知道怎么改，如下图所示，红框中的TestDualRam就是一个Verilog Test Fixture类型的.v文件：今天和

题目：ModelSim SE的几个操作：open,load,import,save format直接启动ModelSim软件，界面如下： 提三点：1）如果鼠标单击一下标记为1的部分，然后单击File，如下图所示： 可见open选项是可用的，单击open可以打开.v，.vhdl等源文件；2）如果鼠标单击一下标记为2和3的部分，然后单击File，如下图所示： 可见o

题目：ModelSim SE中wlf文件的一些问题（打不开wlf文件，文件根目录下有一大堆没有扩展名的文件） 按照博文《ModelSim SE的几个操作：open,load,import,save format》（链接：http://blog.youkuaiyun.com/jbb0523/article/details/7646039）的方法，每次可以重新打开波形文件，很方便，比如跑了一晚上的数据

借助matlab对chipscope采集的数据进行分析，希望对大家有用！1、 首先按平时一样用chipscope对数据进行采样！不过为了方便以后导入matlab查看，这里我们建议查看采样信号要使用bus总线方式，这个不多说了，应该都会的。2、 点击file->export 选项，弹出一个export signals窗口，format选择ascii选项，signals t

=======================第一篇=======================如何将自己写的verilog模块封装成IP核将你的设计制作成BlackBox，也就是网表文件，这样别人看不到你的设计但是可以调用你的模块了。详细的参考信息如下：1. 什么是BlackBox- 一个大的设计中可以用到一系列网表文件作为输入的一部分而并不全部使用HDL文件。当综合这个大设计

ISE中如何在未综合实现的前提下双击Analyze Design Using ChipScope打开ChipScope ？有时，你正在ISE中调试程序，在ChipScope中看到了现象，顺手修改了程序，这时如果你保存后综合和实现等选项就会变成问号，如下图所示。而如果你关闭了ChipScope又想重新找开，直接到开始菜单中去直接打开ChipScope了，在这里双击Analyze Desi

HDL代码设计中重要的内容之一就是设计程序的状态机FSM，状态转换控制着整个程序的流程，为了理解程序，我们经常需要把状态机的状态转换图画出来，这样看起来很直观，但是，有没有办法自动生成状态转换图呢？在ISE或者ModelSim中有没有这样的工具呢？答案是肯定的，ModelSim中即有这样的工具，下面以ISE13.4和ModelSim6.5为例，使用一段最简单的状态机代码说明如何操作来自动生

环境：ISE10.1FPGA：XC2V1000PROM：XC18V04 烧写程序时，每次烧写到67%就出错，显示是verify失败，信息出下：Attempting to identify devices in the boundary-scan chain configuration...// *** BATCH CMD : IdentifyPROGRESS_START

ISE10.1 实现时出现以下错误：ERROR:ChipScope: One or more invalid signal connections detected.ERROR:ChipScope: Double-click the ChipScopeTop.cdc icon in the sources window to edit and fix the CDC project.E

本文介绍了ISE主界面及各个菜单的基本功能，个人感觉尤其是对主界面各部分的介绍尤为有用……

背景：电脑换了个新硬盘，因此所有东西全部重装…… 今天使用ISE 10.1 打开往常的工程后，我想看一下IP核的Datasheet，于是在工程的sources中双击IP核的源文件（如异步FIFO的源文 件asy_fifo.xco）一直出现如下错误： Recustomizing IP...occurred during event dispatching:java.lang.Null

一、问题最近一直在看前人们在ISE环境中写下的verilog程序，由于其中应用了很多IP核，所以需要查看IP核到底是怎么回事，但双击IP核时经常会出现以下错误提示:ERROR: coregen_lock file found in project directory. An instance of Core Generator may already be running that needs to be closed first.二、解决方法百度搜索了“corgen_lock”一下，得到了如下解决方法，其

结构化设计向导（Architecture Wizard）和IP核生成工具（Core Generator）分别是两个独立的模块，可以单独运行，也可以在ISE集成化开发平台中作为一个整体的模块来调用。由于这两个工具的功能和输出文件基 本上相同，所以可以将二者合而为一，作为一个工具来使用。当单独运行结构化设计向导时，所创建工程文件的后缀为.XAW，如图1所示。这两个工具都采用了 非常友好的GUI界面，使

今天在ISE中打开以前做的一个工程时，总是不停地提示INFO:sim:760 - You can use the CORE Generator IP upgrade flow to upgrade the selected IP Block_Memory_Generator v3.1 to a more recent version.老版本是ISE11.1中生成的，现在用12.4了，推荐更新IP核

就在一周前吧，发表了如下博文：《从福昕阅读器到Adobe Acrobat Professional 》  链接：http://blog.youkuaiyun.com/jbb0523/archive/2011/06/08/6532641.aspx该博文主要描述了在ISE中生成IP核时在向导中点击“Datasheet”时出现的错误，最后查得原来是由于操作系统安装的福昕阅读器，而安装Adobe Acro

软件平台：Xilinx ISE 10.2ModelSim 6.2b IP核：Complex Multiplier v2.1 使用modelsim仿真时出现以下错误：Module CMPY_V2_1 is not defined. 网络搜索后可得到如下资源：（1）http://forums.xilinx.com/t5/Simulation-and-Verifi

module TOP200MHz( input clk_in, input rst, output reg ledout ); wire clk50m,clk200m;dcm62in50out dcm62in50out_inst( .CLKIN_IN(clk_in), .CLKFX_OUT(c

第2节 HDL代码输入4.2.1 新建工程 首先打开ISE，每次启动时ISE都会默认恢复到最近使用过的工程界面。当第一次使用时，由于此时还没有过去的工程记录，所以工程管理区显示空白。选择File｜New Project选项，在弹出的新建工程对话框中的工程名称中输入“one2two”。在工程路径中单击Browse按键，当工程放到指定目录，如图4-7所示。图4-7 利用IS

第1节 ISE套件的介绍与安装4.1.1 ISE简要介绍Xilinx是全球领先的可编程逻辑完整解决方案的供应商，研发、制造并销售应用范围广泛的高级集成电路、软件设计工具以及定义系统级功能的IP（Intellectual Property）核，长期以来一直推动着FPGA技术的发展。Xilinx的开发工具也在不断地升级，由早期的Foundation系列逐步发展到目前的IS

第3节 基于ISE的开发流程本节所有的讲解都以例4-3所示的代码为基础展开。 例4-3 ISE开发流程演示代码，将输入的数据加1寄存并输出。 module test(clk, din, dout); input clk; input [7:0] din; output [7:0] dout; reg [7:0] dout; always @(po

1．功耗分析简介 在FPGA 设计中，功耗分析是成功设计的重要环节。针对 FPGA 设计中的功耗分析，Xilinx 公司推出了简单的速查表格和专用的功耗分析工具——XPower。对于开发初期的 FPGA 功耗估算，设计者一般使用 Xilinx公司提供的简单图表和公式。例如，XC9500 系列器件的简单功耗分析可以在其数据手册中找到估算公式。Virtex-E 和 Virtex-Ⅱ系列器件的简

题目：别的电脑上的ISE工程放到本电脑上后使用ModelSim仿真时出错的解决办法是否有这样的经历：别人的ISE工程传给你，然后你打开修改后使用ModelSim仿真时会报错，无奈之下只能重新编译一下库，即点击芯片型号，然后执行Compile HDL Simulation Libraries命令，如图所示：编译一次库要花很长时间的，但我们知道，电脑上安装ISE和ModelSim后第一次使