第六课 IP核PLL/MMCM

一 原理：锁相环作为一种反馈控制电路，其特点是利用外部输入的参考信号控制环路内部震荡信号的频率和相 位。在 最多的情况下，MMCM/PLL 的参考时钟输入都是来自 IBUFG(CC)即具有时钟能力的 IO 输入。MMCM/PLL 的输出可以驱动全局时钟 BUFG 和行时钟 BUFH 等等。BUFG 能够驱动整个器件内部的PL 侧通用逻辑的所有时序单元的时钟端口。

在本实验中，读者可以简单地理解为：外部时钟连接到具有时钟能力的输入引脚 CCIO（Clock-Capable Input），进入 MMCM/PLL，产生不同频率和不同相位的时钟信号，然后驱动全局时钟资源 BUFG。（有关 Xilinx 时钟资源和 CMT 的更详细信息， 读者后期可以花一些时间和精力去学习一下 Xilinx 官方的手册文档“UG472，7 Series FPGAs Clocking Resources User Guide”里的介绍。 ）

MMCM 的功能是 PLL 的超集，其具有比 PLL 更强大的相移功能。MMCM 主要用于驱动器件逻 辑（CLB、DSP、RAM 等）的时钟。PLL 主要用于为内存接口生成所需的时钟信号，但也具有与器件逻辑 的连接，因此如果需要额外的功能，它们可以用作额外的时钟资源。

PLL 由以下几部分组成：前置分频计数器（D 计数器）、相位-频率检测器（PFD，Phase-Frequency Detector）电路，电荷泵（Charge Pump）、环路滤波器（Loop Filter）、压控振荡器（VCO，Voltage Controlled Oscillator）、 反馈乘法器计数器（M 计数器）和后置分频计数器（O1-O6 计数器）。在工作时，PFD 检测其参考频率（FREF）和反馈信号（Feedback）之间的相位差和频率差，控制电荷泵 和环路滤波器将相位差转换为控制电压；VCO 根据不同的控制电压产生不同的震荡频率，从而影响 Feedback信号的相位和频率。在 FREF 和 Feedback 信号具有相同的相位和频率之后，就认为 PLL 处于锁相的状态。在反馈路径中插入M计数器会使VCO的震荡频率是FREF信号频率的M倍，FREF信号等于输入时钟（FIN） 除以预缩放计数器（D）。参考频率用以下方程描述：FREF= FIN/D，VCO 输出频率为 FVCO= FIN*M/D，PLL的输出频率为 FOUT=（FIN*M）/（N*O）。 Xilinx 提供了用于实现时钟功能的 IP 核 Clocking Wizard，该 IP 核能够根据用户的时钟需求自动配置器 件内部的 CMT 及时钟资源，以实现用户的时钟需求。在这里我们主要讲解的是如何使用该 IP 核，有关该IP 核的更详细介绍，读者可以参阅 Xilinx 官方的手册文档“PG065，Clocking Wizard v6.0 LogiCORE IP Product Guide”。

实验任务：本节实验任务是使用 Zynq 开发板输出 4 个不同时钟频率或相位的时钟，并在 Vivado 中进行仿真以验 证结果，最后生成比特流文件并将下载到开发板上，使用示波器来测量时钟的频率。

二 程序设计

创建IP核，

例化sys_rst_n低电平有效，模板中为高电平有效，所以取反。输入时钟为sys_clk.

注意：用modlesim进行仿真会出现错误，模板中没有定义ip_clk_wiz。原因是modelsim不能识别xlinx原语。解决办法：使用vivado仿真或者 modelsim和vivado联合仿真。

三 联合仿真