39、高性能电路的架构驱动电压缩放与能量优化

高性能电路的架构驱动电压缩放与能量优化

在当今的电子技术领域，高性能电路的设计面临着诸多挑战，其中能量消耗和吞吐量是两个关键的考量因素。本文将深入探讨高吞吐量Turbo解码器的架构驱动电压缩放技术，以及高性能电路的能量优化方法。

高吞吐量Turbo解码器的架构与电压缩放

1. 8 - SMAP Turbo解码器架构

8 - SMAP Turbo解码器的架构设计十分精巧。其内部的RIBB - cell使用的是多数据输入单数据输出的FIFO缓冲区，每个时钟周期最多能存储三个带有目标地址的LLR（在左右输出缓冲区的情况下为两个LLR），数据可在缓冲区输出端顺序访问。多个RIBB - cell以环形拓扑连接，一个RIBB - cell的左输出缓冲区连接到相邻RIBB - cell的右输入LLR分配器，右输出缓冲区连接到相邻RIBB - cell的左输入LLR分配器。每个RIBB - cell从一个SMAP单元的端口接收数据和相应的地址信息，这种架构允许将一个SMAP单元和相关的交织节点（RIBB）集成在同一个100K门模块中，并且实现了规则的布局，SMAP单元之间的通信仅限于相邻单元，线长与单元数量无关，全局通信仅限于对输入和输出数据的低延迟分布。

graph LR
    classDef process fill:#E5F6FF,stroke:#73A6FF,stroke-width:2px;
    RIBB0(RIBB - cell0):::process -->|左输出| RIBB1(RIBB - cell1):::process
    RIBB1 -->|左输出| RIBB2