ivy_reny的专栏

DRAMSim2是用C++实现的，作为一个DDR2/3存储系统的面向对象模型，包括一个详细的、周期精确的存储控制器模型，用来给挂在一条标准存储总线的一组DRAM设备发出命令。DRAMSim2核封装在一个单对象中，叫做MemorySystem。存储系统对象要求两个ini文件：设备ini文件与系统ini文件。设备ini文件包含描述特定DRAM设备的参数，比如时序限制与设备功耗，这些参数能够在制造商的数

纠错编码的基本原理　　3位二进制数字构成的码组，共有8种不同的组合。任一码组在传输中若发生一个或多个错码，将变成另一信息码组，此时无法发现错误。若如下所示，使用部分码字，则接收端在某一位发生错误时，可以发现一个错码。但是这种码不能发现两个错码，因为发生两个错码后产生的是许用码字。该码只能检测错误，不能纠正错误，当收到的码组为禁用码字100时，无法判断时哪一位码发生了错误，如000、101、110都可

ECC的全称是Error Checking and Correction，是一种用于Nand的差错检测和修正算法。如果操作时序和电路稳定性不存在问题的话，NAND Flash出错的时候一般不会造成整个Block或是Page不能读取或是全部出错，而是整个Page（例如512Bytes）中只有一个或几个bit出错。ECC能纠正1个比特错误和检测2个比特错误，而且计算速度很快，但对1比特以上的错误无法纠

1.burst lengthAXI4对burst length进行了扩展。AXI3最大burst length是16 beats，而AXI4支持最大到256 beats，但是仅支持INCR burst type超过16 beats，exclusive access也不能超过16beats。但是根据经验来讲各家公司好像也没太遵循这个规则，很多AXI3的IP awlen/arlen的位宽是多少，支

0.绪论AXI是高级扩展接口，在AMBA3.0中提出，AMBA4.0将其修改升级为AXI4.0。AMBA4.0 包括AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-streamAXI4.0-lite是AXI的简化版本，ACE4.0 是AXI缓存一致性扩展接口，AXI4.0-stream是ARM公司和Xilinx公司一起提出，主要用在FPGA进行以数据为主导的大量数据的传输

英文原文：https://lwn.net/Articles/250967/1、概述 早期的计算机很简单，它的各种组件如CPU、内存、大容量存储和网络接口都是一起开发的，所以性能差不多。举个例子来说，内存和网络接口提供数据的速度不会比CPU快多少。 这种情况随着计算机基本结构的固化和各子系统的优化慢慢地发生了改变。其中一些组件的性能开始落后，成为系统的瓶颈。特别是大容量存储和内存子系统，由于成本的原因，它们的发展严重滞后了。 大容量存储的性能问题往往靠软件来改善：操作系统将最常用（

英文原文：http://lwn.net/Articles/253361/

英文原文：https://lwn.net/Articles/252125/

DRAM（动态随机访问存储器）对设计人员特别具有吸引力，因为它提供了广泛的性能，用于各种计算机和嵌入式系统的存储系统设计中。本文概括阐述了DRAM 的概念，及介绍了SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM、LPDDR、GDDR。DRAM    DRAM较其它内存类型的一个优势是它能够以IC(集成电路)上每个内存单元更少的电路实现。DR

一、AMBA概述 AMBA (Advanced Microcontroller Bus Architecture) 高级处理器总线架构 AHB (Advanced High-performance Bus) 高级高性能总线 ASB (Advanced System Bus) 高级系统总线 APB (Advanced Peripheral Bus) 高级外围总线 AXI (Advanced eXtensible Interface) 高级可拓展接口 这些内容加

DRAMSim2是一款非常著名的开源DRAM模拟器。它模拟了内存控制器和内存结构，用于模拟DRAM读写访问延迟和工作能耗。它也可以和其它CPU模拟器连在一起构成全系统模拟器。下载git clone git://github.com/dramninjasUMD/DRAMSim2.git编译下载源码后直接make即可。如果想用DRAMSim2与其他模拟器相连，需编译成动态共享库

一、 SDRAM内存芯片的内部结构 1、 物理层P-Bank 传统内存系统为了保证CPU的正常工作，必须一次传输完CPU在一个传输周期内所需要的数据。 而CPU在一个传输周期能接受的数据容量就是CPU数据总线的位宽，单位是bit（位）。 当时控制内存与CPU之间数据交换的北桥芯片也因此将内存总线的数据位宽等同于CPU数据总线的位宽，而这个位宽就称之为物理层（Physical Ban

system.iniNUM_CHANS=1                                   ;逻辑独立通道（每一个通道有独立的内存控制器）的个数，必须是2的指数JEDEC_DATA_BUS_BITS=64           ; 对于DDRx，通常是64，如果是多通道需要写N*64TRANS_QUEUE_DEPTH=32             ;事务队列，指CPU

1. 简介        AHB总线规范是AMBA总线规范的一部分，AMBA总线规范是ARM公司提出的总线规范，被大多数SoC设计采用，它规定了AHB (Advanced High-performance Bus)、ASB (Advanced System Bus)、APB (Advanced Peripheral Bus)。AHB用于高性能、高时钟频率的系统结构，典型的应用如ARM核与系统内