韩京飞的博客

最近做一个模块，需要用异步FIFO把链路层发来的局部不定时突发数据重建成连续稳定输出的视频流。输出要达到连续稳定的话，开始输出之前，需要在FIFO里攒够一定数量的数据，即FIFO的低水线，用于防止underflow。对应的还有高水线，即数据不能多于高水线，否则来不及输出就overflow了。从某个角度看，FIFO的的低水线给整个数据通道带来了一个latency。这个latency对于周期性的

http://benjaminweber-space.spaces.live.com/Blog/cns!902D90E6B6C36ACF!1177.entry用DC综合异步电路一般来说是不能用同步电路的综合工具来综合异步电路。同步电路会自动插入缓冲器，而这些缓冲器可能毁坏QDI电路的时序特性。然而手动生成门级网表又如何保证DRC能满足流片要求呢？在我看来，为了满足max transition

有人说基于65nm或更先进的工艺的设计，面积和频率不再是瓶颈，反而功耗会成为新的瓶颈。不懂，如果设计时不注意，导致了更多的门、更高的频率，功耗怎么能够达到要求呢?一个门不仅仅占用了硅片的面积，而且还带来了相应的功耗，因此更简化的设计必定带来更低的功耗。能在低频率下完成的工作，为什么一定要在高频率下完成呢？ 下面是前些天听的一个报告里提到的，关于低功耗设计的框架：Efficient po

http://tw.myblog.yahoo.com/Calvin-Horng/article?mid=1272&next=1257&l=f&fid=5同事設計一塊電路板不知道為什麼一通電主要的IC開始發燙起來我看了一看IC的Datasheet被文件中的接腳方式給攪迷糊了一下說不用的腳要空接一下說要接VCC又一下子說要Pull-Up到VCC這些接腳是微處理器的介面Data Bu

估计会有一段时间不做SoCIntegration方面的工作了，所以花时间总结了一下之前关于芯片的IO设计的一些经验，主要是方便自己将来重新拾起，同时也希望能和大家分享、讨论和学习。内容很简略，基本都是一句话。先啰嗦一下这项工作的责任，曾经有个面试官还以为这个工作是自己设计IOcell的电路，误会无处不在。这项工作还是挺有意思的，有助于理解芯片的物理实现细节，对于非微电子专业出身的芯片设计

1.确定pad opening的尺寸一般前端工程师不需要关心这个，不过有时候由于总总原因，比如测试、封装、面积成本等原因也不得不考虑一下。主要考虑两个方面来确定opening的尺寸，一是做wafer probetest时需要接触探针的部分，由于探针的撞击可能出现凹痕，有些封装厂认为这部分区域就不适合做bondingwire了。所以需要跟做waferprobe的厂商确认probe需要的面积

2.IO类型选择主要考虑四个方面，首先当然是继承上颗优秀芯片的选择，毕竟是经过量产保证的。由于人员流动，很多技术方面的考虑不一定能够完整继承下来。能弄清楚的错误当然可以改过来，很多貌似不合理的选择有时候隐藏着很偏僻的考虑，一不小心就在某种cornercase下摔个跟头。好吧，大家哈哈一笑算了，谁让俺是个阴谋论者呢，哈哈！如果是inputIO的话，需要考虑一下是否是毛刺敏感的信号，是否需要用

3.IO Controller这部分不复杂，只是繁琐，实现的时候别漏了什么就好。3.1 IO MultiplexingIO复用主要含有正常功能复用和测试模式复用两大类。功能复用可以分为静态复用和动态复用。静态复用顾名思义，是在一个相对大尺度的时间段内一个IO上的功能是不变的，一般通过软件配置寄存器、封装、strappin实现。动态复用的时间尺度相对小一点，一般需要做点硬件逻辑自动实现

4. IO floorplan也就是IO的摆放。首先考虑的是有利于bonding，不可以让bonding线交叉、接触等等。当做的芯片需要pin2pin兼容一款旧芯片时，IO的摆放就相当的痛苦。跟玩积木类似的感觉。LQ封装时，注意有substrate或者flag可以共用，可以把所有的groud都先bond到这上面，然后再从substrate上bond到finger上。BGA的更复杂点，sub

5. Bonding Map这个文档是designhouse和封装厂的接口。它描述了设计者对于芯片的封装要求。封装厂会根据这份文档完成封装设计，其结果需要designhouse的设计工程师确认。Bonding Map中含有的信息包括，封装类型、die size、scribe line和seal ring宽度，还有PADopening的尺寸和坐标。这些坐标通常是后端工程师从版图中提取的，

今天忽然想起来离职前给别的项目组做的一个模块，其设计还是很有趣的，实现技巧自我感觉还是比较巧妙的：）就是不知道离职之后这个设计思路是不是就从此躺在硬盘阵列的某个文件夹下不见天日了，就像张无忌落入悬崖之后碰到的那个武林秘籍，等待着若干年之后的一个工程师无意之中打开，然后击节赞叹。。。哈哈，列位看官别吐了哈。脉动阵列感觉是个比较久远的概念，上学的时候曾经在图书馆的某个角落有本发黄的书籍描述了这个东

做综合时，经常提到wire loadmodel，一直不甚了解，只知道是针对0.18um以上的工艺的一种粗略估计线延迟的模型方法。最近有时间看primepower的文档，终于有一些理解了。Wireload模型，实际上就是综合库中，若干个fanout-length对，或者说是一个根据fanout查找length的表格。延迟是对于net而言的。信号通过一个net的延迟，简单来说是由这个net的