Low Power Design Framework

有人说基于65nm或更先进的工艺的设计，面积和频率不再是瓶颈，反而功耗会成为新的瓶颈。

不懂，如果设计时不注意，导致了更多的门、更高的频率，功耗怎么能够达到要求呢?

一个门不仅仅占用了硅片的面积，而且还带来了相应的功耗，因此更简化的设计必定带来更低的功耗。

能在低频率下完成的工作，为什么一定要在高频率下完成呢？

 

下面是前些天听的一个报告里提到的，关于低功耗设计的框架：

Efficient power saving must be handled at all levels:

      Technologylevel
            Process
            Packaging
      Layoutlevel
            Floorplanning
            Power domain
      Circuitlevel