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RSS订阅原创 Verilog学习笔记——06——计数器
计数器的组合逻辑部分是：a = a + 1，相当于记录了记录了有多少个上升沿。时序逻辑 = 组合逻辑 + 触发器。
2023-05-17 20:05:17
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原创 Verilog学习笔记——05——0-9循环秒计数器
spulse 是秒脉冲尖，cont 为 0 时为1，1 秒有 24M 个脉冲，但只有 1 个脉冲时 spulse=1。PS：24MHz过长，直接点run-all无法显示波形，降低频率 改为24000即可展现波形。cont 是秒脉冲分频计数器，需要对 24M 来计数，至少需要 25 位。sum 是秒计数器，看到 spulse 为 1 时计数。利用系统计算器将系统时钟分频，对秒脉冲进行计数。
2023-05-17 19:21:56
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原创 Verilog学习笔记——04——补码转换器、七段译码器
always语句或者assign语句都可实现功能，但要注意变量是reg还是wire。不定义的话默认是wire。PS：testbench中的输出变量b默认是wire型，但是如果是超过1bit的wire需要重新写出来。学习内容总结自网络，主讲教师为北京交通大学李金城老师。
2023-05-17 16:39:37
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原创 Verilog学习笔记——02——4位与非门仿真
学习内容总结自网络，主讲教师为北京交通大学李金城老师。二、位逻辑操作运算符。PS:~代表按位取反。
2023-05-17 13:39:13
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原创 Verilog学习笔记——01——8位反相器
/input和output中直接标位宽，不定义变量类型的话默认是wire类型。//8位二进制数，_仅用于方便观察，无意义。//assign类型变量都是wire，~代表按位取反。//testbench中变量要重新定义。//每过15秒+1，最后调用系统命令停止。使用Ultra Edit编写程序。使用Modelsim进行波形仿真。//8_bit反相器。
2023-05-17 00:25:55
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空空如也
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