FPGA时序约束之时钟约束(altera)

在quartus ii中，为了确保得到准确的静态时序分析结果，我们必须要对设计里所有的时钟进行约束。
quartus ii里的静态时序分析工具支持以下几种类型的时钟约束：
(1) Base clocks 基础时钟;
(2) Virtual clocks 虚拟时钟;
(3) Multifrequency clocks 多频率时钟;
(4) generated clocks 生成时钟。
在sdc里编写约束文件时，首先要对时钟进行约束，因为其他的约束都是参考时钟进行的。静态时序分析是从sdc的上面到下面依次读取你写的约束指令的。
1、创建 Base clocks 基础时钟 约束
基础时钟是输入fpga的主要时钟，基础时钟是由片外的晶振或者外部器件产生的，是整个设计的时钟源头，其余的generated clocks以及其它约束都是用base clocks作为参考时钟的。
用create_clock 指令 对输入时钟进行约束，下面的7-8是对一个输入的时钟作约束

-period 10 是指输入的时钟周期是10ns，即频率为100Mhz；
-waveform {2.5 7.5}是指时钟偏移2.5ns（周期/4），即相位偏移了90°；
-get_ports clk_sys 是指输入的时钟是从clk_sys这个管脚输入fpga的。

对同一个输入管脚有多个频率的时钟进行约束，在第二条指令后加 -add， 该约束命令表示从clk_sys管脚输入的时钟 有100M和200M两种频率。格式如下：

2、创建 Virtual clocks 虚拟时钟 约束
虚拟时钟并没有真正的输入源，是通过指令虚拟出来的。虚拟时钟主要是用在I/O输入输出约束上，用来代表与fpga相连的外部器件的时钟。比如源同步输入时，就可以通过创建虚拟时钟进行输入最大最小延迟约束。
下面是创建一个名称为 my_virt_clk，周期10ns的虚拟时钟。注意这里没有get_ports