15、时钟与数据恢复电路设计及性能分析

时钟与数据恢复电路设计及性能分析

1. EDET信号问题及解决

EDET信号可能会上升。若未上升，该边沿信息仅用于单次数据采样，随后消失。此问题可通过增加EDET脉冲的持续时间来解决，具体是通过增加延迟线的延迟实现。不过，这会导致恢复时钟的占空比失真，因此需要找到两者之间的最佳平衡。这个最佳平衡取决于延迟线延迟的可变性，也可通过在模型中添加延迟失配来模拟。这体现了将统计模拟与时域模拟相结合的优势，两种抽象层次在完整的设计流程中都起着重要作用。

2. 晶体管级设计

2.1 电流模式逻辑单元

门控振荡器时钟和数据恢复电路采用电流模式逻辑（CML）单元实现。传统CMOS逻辑设计风格在高速运行时有诸多缺点：
- 负载相当于两个栅极电容。
- 信号摆幅为VDD。
- 功耗与fCLK²成正比。
- 在工作频率处会产生电源和衬底噪声。

而CML单元具有以下优点：
- 输入电容降低。
- 电源和衬底噪声更低。
- 对环境干扰（电容或磁串扰）的敏感度降低，因为其路由信号摆幅小，进而也减少了电容耦合效应。
- 一个两级CML门可以执行多种逻辑操作，仅取决于每个最高级的输入节点和输出节点的路由。

根据相关研究，差分信号电流模式逻辑单元在可比功耗下的运行速度约为传统CMOS单元的两倍。尽管在大型设计中，由于路由约束增加，线负载会增加，但这种逻辑系列仍具有速度优势和其他额外好处。

2.2 低功耗CDR设计

CDR中的四级电流控制环形振荡器采用电流模式逻辑（CML）门构建。在振荡器的情况下，差分环形振荡器在过零瞬间附近