警告记录 - [Timing 38-316] Clock period '10.000' specified during out-of-context synthesis of instance

[Timing 38-316] Clock period '10.000' specified during out-of-context synthesis of instance 'ila_Top_inst' at clock pin 'clk' is different from the actual clock period '5.000', this can lead to different synthesis results.

调试使用ila核，输入时钟200MHz。该警告提示10ns的时钟约束与实际的5ns不同，这可能造成不同的综合结果。

一开始我以为这个约束应该在 IP Sources 中改，于是我修改了IP Sources/ila_Top/Synthesis/ila_Top_ooc.xdc 

create_clock -period 10 -name clk [get_ports clk] 改成 create_clock -period 5 -name clk [get_ports clk]

重新综合依然有这个警告。

在Xilinx官方社区找到相似的问题：How specify clock frequency for VIO IP (Vivado 2016.4)

回复中给了Xilinx文档，让看30-31页：Vivado Design Suite User Guide: Designing with IP (UG896)

文档第30页截图： 

这个文档的例子是个FIFO，使用读写使用公共时钟，修改CONFIG.core_clk.FREQ_HZ( 100M改为250M ) 。

对于我的问题，在Tcl Console中输入：

report_property [get_ips ila_Top]

内容相当多，Ctrl+F 搜索 HZ 找到 CONFIG.SIGNAL_CLOCK.FREQ_HZ 

信号_时钟_频率，应该是这个。依照文档的格式，输入：

set_property CONFIG.SIGNAL_CLOCK.FREQ_HZ  200000000 [get_ips ila_Top]

将时钟频率改为我使用的200M（默认是100M），再次综合警告消除。

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参考：

forums.xilinx.com - How specify clock frequency for VIO IP (Vivado 2016.4)

Vivado Design Suite User Guide: Designing with IP (UG896)