错误记录 - [Synth 8-2543] port connections cannot be mixed ordered and named

江幺

于 2018-11-27 13:48:51 发布

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分类专栏： FPGA 文章标签： Verilog FPGA Vivado Synth 8-2543

本文链接：https://blog.youkuaiyun.com/hq1097/article/details/84564445

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本文介绍了一种常见的硬件描述语言(HDL)设计中遇到的Synth8-2543错误，该错误源于在端口连接定义时，最后一个端口后不当使用了逗号。文章详细解释了错误的原因，并给出了正确的端口连接定义方法。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

错误原因：最后一个端口括号后还有逗号（，）。

ModuleTest ModuleTest_Test
(
    .Port1 (Port1),
    .Port2 (Port2),
    .Port3 (Port3),
);

Port3 是最后一个端口，括号后不加“，”。

ModuleTest ModuleTest_Test
(
    .Port1 (Port1),
    .Port2 (Port2),
    .Port3 (Port3)     //.Port3	(Port3),  -> .Port3	(Port3)
);