错误记录 - [Synth 8-2543] port connections cannot be mixed ordered and named

最新推荐文章于 2025-10-20 16:40:37 发布
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#Verilog #FPGA #Vivado #Synth 8-2543

本文介绍了一种常见的硬件描述语言(HDL)设计中遇到的Synth8-2543错误，该错误源于在端口连接定义时，最后一个端口后不当使用了逗号。文章详细解释了错误的原因，并给出了正确的端口连接定义方法。
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错误记录  - [Synth 8-2543] port connections cannot be mixed ordered and named 

错误原因：最后一个端口括号后还有逗号（，）。

ModuleTest ModuleTest_Test
(
    .Port1 (Port1),
    .Port2 (Port2),
    .Port3 (Port3),
);

Port3 是最后一个端口，括号后不加“，”。

ModuleTest ModuleTest_Test
(
    .Port1 (Port1),
    .Port2 (Port2),
    .Port3 (Port3)     //.Port3	(Port3),  -> .Port3	(Port3)
);

 

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