基于FPGA的4ASK+帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可设置SNR

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于 2025-02-13 20:48:29 发布

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分类专栏： FPGA通信和信号处理文章标签： fpga开发 4ASK 帧同步高斯信道 SNR

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1.算法仿真效果

vivado2019.2仿真结果如下（完整代码运行后无水印）：

设置SNR=20db

放大上述数据，效果如下：

设置SNR=10db

仿真操作步骤可参考程序配套的操作视频。

2.算法涉及理论知识概要

在现代通信系统中，数字调制技术被广泛应用于无线通信、卫星通信以及有线通信等领域。其中，振幅键控（Amplitude Shift Keying, ASK）是一种简单的数字调制方式，通过改变载波信号的幅度来表示不同的数据位。四进制振幅键控（4-ASK）是ASK的一种扩展形式，它使用四个不同的幅度等级来传输两个比特的信息。

2.1 4-ASK调制解调

假设输入数据序列为d(n)，每两个比特组成一个符号。定义映射关系如下：

解调的目标是从接收到的信号中恢复原始数据序列。通常采用相干解调方法，即接收端也需要产生一个与发送端相同频率和相位的本地载波信号sr(t)=cos(2πfct+ϕ)。

2.2 帧同步

在数字通信中，信息通常是以帧为单位进行组织和传输的。帧同步的目的是确定每一帧的起始位置，以便接收端能够正确地解调出每帧中的数据。

设发送的帧结构为：帧同步码 + 信息码元序列。帧同步码是具有特定规律的码序列，用于接收端识别帧的起始。

帧同步的过程就是在接收序列中寻找与帧同步码匹配的位置，一旦找到匹配位置，就确定了帧的起始位置，后续的码元就可以按照帧结构进行正确的划分和处理。

本地同步码的生成

相关运算

判决与同步确定

3.Verilog核心程序

.......................................................................
//调制
ASK4_mod ASK4_mod_u(
.i_clk     (i_clk),
.i_rst     (i_rst),
.i_bits    (i_bits),
.o_4ask    (o_4ask)
);
    
awgns awgns_u(
    .i_clk(i_clk), 
    .i_rst(i_rst), 
    .i_SNR(i_SNR), //这个地方可以设置信噪比，数值大小从-10~50，
    .i_din(o_4ask), 
    .o_noise(),
    .o_dout(o_4ask_Rn)
    );
解调//解调//解调//解调//解调//解调//解调//解调//解调//解调//解调//解调//解调
ASK4_demod ASK4_demod_u(
.i_clk      (i_clk),
.i_rst      (i_rst),
.i_4ask     (o_4ask_Rn),
.o_de_4ask  (o_de_4ask),
.o_de_4askf (o_de_4askf),
.o_bits          (o_bits),
.o_bits_data     (o_bits_data),
.o_bits_head     (o_bits_head),
.o_peak          (o_peak),
.o_en_data       (o_en_data),
.o_en_pn         (o_en_pn),
.o_frame_start   (o_frame_start)
);
    
//error calculate
Error_Chech Error_Chech_u(
    .i_clk(i_clk), 
    .i_rst(i_rst), 
    .i_trans(i_bits), 
    .i_en_data(o_en_data),
    .i_rec(o_bits), 
    .o_error_num(o_error_num), 
    .o_total_num(o_total_num),
    .o_rec2()
    );
endmodule
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