RTL 学习记录一（VHDL）

一、RTL中有并行语句和顺序语句：

并行语句包括：信号赋值语句、进程语句、原件例化语句

顺序语句包括：if语句、case语句、loop语句、null语句等

二、VHDL的基本结构：

library ieee;
use iee.std_logic_1164.all;       #库说明
entity dff1 is
    port(clk,d:in std_logic;
             q:out std_logic);
end dff1;                         #实体说明
architerture rtl of dff1 is
begin
    process(clk)
    begin
        if(clk'event and clk='1')then
            q<=d;
        end if
    end process
end rtl;                           #结构体说明

1、库说明：

library 库名

use 库名.程序包名.项目名；

2、实体说明：

entity 实体名 is

        port (端口名称1：端口方式1 端口类型1；

                端口名称2：端口方式2 端口类型2；......)；

end 实体名；

端口方式

in	输入型	信号从该端口进入实体
out	输出型	信号从实体内部经该端口输出
inout	输入输出型	信号即可从该端口输入也可从输出
buffer	缓冲型	与out类似但在结构体内部可作反馈
linkage		无指定方向，可与任何方向的信号连接

3、结构体说明

architecture 结构体名称 of 实体名 is

        结构体说明部分

begin

        结构体并行语句部分

end 结构体名称

4、数据对象：

常量：constant 常数名 : 数据类型 := 表达式;

变量：variable 变量名 : 数据类型 := 初始值或表达式;

信号：signal 信号名 : 数据类型 := 初始值

4、数据类型

标准数据类型

数据类型	含义	备注	例子
实数	实数-10^38到10^38	real 一定有小数点
整数	整数-(2^31-1)到(2^31-1)	integer	'1','0'
位	逻辑0或1	bit 单引号括起来	+136,-457
位矢量	位矢量	bit_vector 双引号括起来的一组数	“00101”
布尔量	逻辑真或假	boolean 只有真（true）和假（false）
字符	ASCII字符	character 用单引号括起来	‘a'
时间	整数和时间单位	time fs,ps,ns,us,ms,s,min,h	20us
错误等级	VHDL程序在编译、仿真、综合过程的工作状态	severitylevel note,warning,error,failure	note，warning可以忽略，error,failure不可以忽略
自然数，正整数	整数的子集	natural,positive
字符串	字符矢量	string 双引号括起来的字符序列	”START“