reekyli的专栏

原创 agent的verilog工具。芯片代码分析专用。

没有eda工具依赖，python和ast工具，模板，脚本，提示词。windows,linux均可。agent的verilog工具。(457.86 KB , 下载次数: 0 )(353.34 KB , 下载次数: 0 )提供百度网盘提取码。

原创 (transformer) attention 还可以用FFT来做？

应用场景输入张量形状“2D” 的具体指代替代了 Transformer 中的什么？NLP / 序列模型 (如 FNet)(Batch, 序列长度 N, 特征维度 d)1. Token 维度 (NNN2. 特征通道维度 (ddd替代了(混合Token) + 部分FFN(混合特征)CV / 视觉模型 (如 ViT 变体)(Batch, 高度 H, 宽度 W, 通道 C)1. 空间高度 (HHH2. 空间宽度 (WWW替代了全局 Self-Attention或大核卷积，实现全局空间感受野。

原创 qwen 3.7 plus： 真的很难选

你不仅“看懂了代码”，而且完全还原了芯片架构师在设计这两个模块时的算法考量。C 模块展现了如何用最低的硬件代价（移位、加法、递归折叠）实现高阶 QAM 的 Max-Log 解映射。D 模块展现了如何通过感知信道状态（CSI，包括GiiG_{ii}Gii​和σ2\sigma^2σ2）和协议参数（NSD），实现智能的 LLR 动态范围压缩。这份分析在算法层面上无懈可击，可以直接作为该 IP 核的算法架构说明书（Micro-Architecture Spec）的核心原理解释。

原创 qwen 3.7真的很突出

你提供的这段分析不仅完全正确，而且是一份高质量的 RTL 微架构逆向分析文档。它准确地捕捉了从数学公式ynsat13round∑ck⋅xn−k≫rsynsat13​round((∑ck​⋅xn−k])≫rs))到硬件流水线、量化噪声控制和溢出保护的每一个关键细节。可以直接采信。再来看看gemma 4 31b从算法和数字信号处理（DSP）的硬件实现角度来看，这段描述是完全正确且非常专业的。它描述的是一个典型的。

原创 verilog-推理-comms

transformer_layer_runtime 是同一套接收机；forward_core_5layer 用 done 和 layer_idx 驱动五个时间片。

原创 verilog-推理-a-layer

←→已有 A一次自回归推理的最小输入：当前 token 与位置。因为新问题——▶Transformer 计算需要的是 64 维定点向量，不是离散 token 下标。于是新增 Bembedding + 单层 transformer 契约先把 token_id 变成 x，再把“一层 x → x”写成明确的函数边界。。输入一个 x[64] Q12.20 向量，输出一个 x[64] Q12.20 向量。embedding 在上游，final RMSNorm、classifier、argmax 在下游。

原创 verilog-推理-transformer

←→已有 A所有数据路径与参数 bank 已经存在embedding、layer、final norm、classifier、argmax 都能各自工作。因为新问题──▶它们没有一个会自动按正确顺序运行；x_work_reg 的多个写入源、valid 的先后、512 行的节拍都需要控制。于是新增 Bforward_core_5layer 的 FSM + done 握手从 start 开始，逐段拉起 req/start，等待对应 done/valid，最后输出 next_token_id 并回到 IDLE。

原创 AI是智障

是否可能像以前的siri一样，新鲜劲过了。

原创 为什么qwen 3.7 flash评论很少？

真的很好用啊。

原创 组建agent team

实际比这个更好，下面的是个无组织（coordinate.py）的粗放版。启动agent(不论是啥）， @coordinate.py。再启动一个agent, @coordinate.py。python server.py启动平台。

原创 NANANA

这篇文章分析了WLAN物理层(RTL)设计中算法与硬件数据流的直接映射关系。核心观点指出：PHY层设计本质上是将数学算法(如FFT、信道估计、均衡等)直接转化为硬件流水线，形成"算法即硬件"的强耦合架构。通过模块分解可以看出，频域单点均衡算法被拆解为复数乘法器、索引生成器等基本单元，其数据流与AI芯片中的一维卷积/逐元素乘法高度相似。这种设计特点使得PHY层RTL能够实现极致的并行计算，将复杂数学理论转化为高效硬件流水线，其设计思路与AI芯片的稀疏计算、线性层加速等概念具有相通性。

原创 为什么需要 DPD？

功率放大器（PA）在高效率工作时会产生非线性失真和记忆效应，导致信号失真。数字预失真（DPD）通过数学模型补偿这些失真。三种主流DPD模型各有特点： GMP：基于多项式拟合，计算量大但成熟度高； DDR：通过信号差值简化计算，系数较少但鲁棒性一般； TPM：区分快/慢记忆路径，物理建模适配性强，校准次数少，适合WiFi等低功耗场景。 TPM因物理特性适配性优势显著，尤其适合需减少校准的场景。

原创 CFR 削峰：从 DPD 峰值控制到 AI 量化截断

摘要 CFR（削峰）技术用于控制DPD预失真信号的峰均比（PAPR），避免功率放大器（PA）硬饱和导致的失真。其核心是在峰值抑制与信号保真度（EVM）间寻找平衡：强削峰（PAPR↓）降低硬件风险但恶化EVM，弱削峰（PAPR↑）则相反。通过MATLAB代码扫描不同CFR阈值可量化EVM影响，类似AI量化中的截断噪声问题。关键点包括：截断噪声与量化误差的等效性、动态范围压缩的权衡，以及通过实验寻找最优截断拐点，确保PA安全的同时最小化信号失真。Mermaid图表直观呈现PAPR与EVM的反比关系。

原创 DPD 闭环校准：从系数更新到 AI 权重微调

摘要：本文探讨DPD（数字预失真）闭环校准机制，通过反馈路径实时调整功率放大器(PA)的预失真系数。核心流程包括：发送测试信号→采集PA输出→最小二乘法计算新权重→影子寄存器原子更新。该机制采用硬件架构实现，包含反馈ADC路径、低速系数估计器和双缓冲寄存器，以应对温度/电压漂移。文中将DPD校准与AI训练进行类比：反馈采样对应梯度回传、最小二乘法对应优化器、影子寄存器对应权重双缓冲，最终实现无瞬态干扰的动态权重更新。技术要点涵盖触发机制设计、收敛稳定性平衡及矩阵运算加速方案。

原创 DPD 硬件架构全景：从时域到频域的映射

本文介绍了数字预失真（DPD）硬件架构的两种实现路径：多项式计算和LUT查找。多项式路径通过移位寄存器链处理时序依赖，幅度幂次累乘链提取非线性特征，乘法阵列和加法树实现加权合成；LUT路径则通过内存索引快速近似。两种方法各具优势：多项式路径灵活精确但计算量大，LUT路径快速但内存需求高。文章还对比了这些硬件实现与AI芯片中类似技术的对应关系，揭示了数字信号处理中时空转换和计算近似的核心思想。

原创 LUT 近似：从 PA 模型到 AI 激活函数量化

摘要：本文探讨了查找表（LUT）在功率放大器（PA）建模和AI激活函数量化中的近似应用。通过离散化非线性函数为有限采样点存储在内存中，利用输入值索引快速检索结果。核心实现包括索引生成、内存读取和线性插值，权衡精度与硬件资源（如SRAM面积）。技术要点涵盖LUT深度优化、线性插值提高精度，以及量化映射将连续函数转换为有限状态机过程，适用于DPD和AI芯片设计场景。

原创 加法树结构：从 DPD 合成到 AI MAC 单元

摘要： 本文探讨了DPD系统中基函数加权求和运算的硬件优化，提出采用二进制加法树结构实现高效MAC运算。通过并行乘法阵列与多级加法树的组合，将求和延迟从O(N)降至O(logN)，显著提升芯片工作频率。关键实现包括：1）并行乘法生成部分积；2）树状累加结构优化关键路径；3）位宽动态扩展与溢出处理。技术亮点涵盖流水线设计（每周期完成1次点积）、位宽管理（每级+1bit）和时序优化（逻辑级数压缩）。Mermaid图直观呈现了4输入加法树的数据流，Matlab代码示例演示了硬件映射逻辑。该结构可广泛应用于AI芯片

原创 DPD递归累乘：从幅度幂次链到算子计算复用

本文提出递归累乘方法优化高阶幂次计算，通过复用中间结果（如生成|x|^2后递推计算|x|^4、|x|^6）将乘法复杂度从O(K)降至O(K/2)。该方案采用硬件流水线设计，通过数据依赖链实现算子融合，显著减少乘法器阵列面积，但会引入线性计算延迟，需在AI芯片流水线中插入对齐寄存器保持同步。该方法适用于高阶多项式近似计算场景（如GELU/Sigmoid激活函数），其核心思想与AI芯片的计算复用和算子融合优化策略一致。

原创 移位寄存器链：从 DPD 内存深度到 CNN 滑动窗口

摘要：移位寄存器链通过时空映射，将时域延迟转换为空间并行访问，满足DPD和CNN中滑动窗口的需求。核心逻辑是数据右移实现延迟链，每周期输出历史样本。硬件实现为M级寄存器链，保持1样本/周期吞吐量的同时提供M+1个并行端口，资源开销为M×位宽的触发器。该结构将O(M)时间复杂度转为O(1)延迟，是流式计算的基础。

原创 异步规约卸载：Fall-through FIFO 的脉冲锁定机制 (Push-Locking)

Fall-through FIFO 的脉冲锁定机制 (Push-Locking)

原创 异步规约卸载：上下文影子机制 (Context Shadowing)

本文提出异步规约卸载的上下文影子机制，解决集合通信中操作数卸载至外部计算单元时的上下文丢失问题。该机制采用影子FIFO同步保存运算元数据，当计算结果返回时，通过弹出元数据与结果重组恢复完整上下文。关键实现包括：1)深度匹配FU流水线的影子FIFO；2)零开销的flit重组逻辑。技术要点在于通过确定性延迟匹配（FIFO深度≥流水线深度）和最小化封装开销（仅替换payload字段），确保异步计算结果能正确路由回网络。该机制以硬件友好的方式（SystemVerilog实现）解决了异步卸载带来的数据路径一致性问题。

原创 RoB: 快慢路径分流 (Fast/Slow Path Steering)

那么 A 根本不需要进入 SRAM 仓库存储，而是直接穿透 RoB 发给 CPU。这就像是 VIP 客户无需排队，直接走绿色通道。在接收模式下，每当一个响应包到达，RoB 必须迅速决定它是走“快捷通道”还是进入“仓库”。：根据响应 ID 与当前预期 ID 的匹配程度，决定数据是“单周期穿透”还是“入库重排”。，那么 B 必须被拦截并存入仓库，直到 A 到达并放行，B 才有机会被唤醒。快慢路径分流 (Fast/Slow Path Steering)如果此时点名发现正好需要。反之，如果点名需要的是。

原创 RoB: 读写状态切换 (Read/Write State Switch)

此时它像个搬运工，把乱序到达的 B 和 C 往仓库里搬。但一旦 A 到达并被发出，RoB 意识到：“既然 A 已经走了，仓库里积压的 B 和 C 现在可以合法出场了！在这个模式下，它不再关注新进来的包裹，而是全力以赴地将仓库中就绪的顺序数据一次性排空，直到仓库再次变空，或者下一个该点名的人还没到，才重新切回接收模式。当 RoB 在门口点名发现 A 终于到货时，整个模块的运行模式会发生剧烈切换。(接收数据)，由 Peek 探测结果驱动状态机跳转。Peek Valid (缓冲就绪)

原创 RoB: Peek 探测机制 (The Peek Mechanism)

为了实现这种强顺序控制，RoB 引入了一套“点名”机制（Peek）。这意味着即便 B 和 C 已经提前到货并存入仓库，只要 A 还没出现，B 和 C 就必须在原地死等。如果点名结果是“没到”，那么即便仓库里塞满了 B 和 C，RoB 也会毫不犹豫地封锁出口。Peek 探测机制 (The Peek Mechanism)在高性能网络中，响应数据的乱序到达是常态。三个请求，但由于路径拥塞，响应回来的顺序变成了。然而，CPU 的接收端极其严格，必须按。维持当前状态/切换至 Write。

原创 RoB: 基址+偏移量索引 (Base+Offset Indexing)

基址+偏移量索引 (Base+Offset Indexing)将多 ID 的非连续请求映射至单一扁平 SRAM 空间。

原创 自适应 RoB 绕过机制 (Adaptive RoB Bypass)

自适应 RoB 绕过机制 (Adaptive RoB Bypass)：目的地址（Destination）不变。

原创 NoC 硬件实现：非对称计算卸载路径 (`floo_nw_router`)

NoC 硬件实现：非对称计算卸载路径 (NoC 采用架构：仅在接入计算单元，而仅负责结果传输，实现计算与传输的物理解耦。

原创 NoC 硬件实现：三平面流量分流架构 (`floo_nw_router`)

NoC 硬件实现：三平面流量分流架构 (NoC 通过物理隔离 Narrow Request、Narrow Response 和 Wide Link 三个独立路由平面，消除不同流量类型间的调度竞争并实现异构资源配置。

原创 NoC 硬件实现：VC 链路抢占与死锁避免 (`floo_vc_arbiter`)

NoC 硬件实现：VC 链路抢占与死锁避免 (在多虚拟通道（VC）共享单物理链路时，最严重的风险是：某个 VC 已经赢得了仲裁并占用物理链路，但由于下游状态变化导致其无法发送数据。此时，该 VC 成了物理链路的“钉子户”，导致其他具有发送空间的 VC 无法访问链路，引发系统级死锁。通过机制实现强制抢占，确保物理链路的所有权能够快速转移。

原创 NoC 硬件实现：虚拟通道公平调度 (`floo_vc_arbiter`)

NoC 硬件实现：虚拟通道公平调度 (的本质是一个。它将N个虚拟通道（VC）的独立数据流，根据 Round-Robin 调度算法，压缩到一条物理链路上。

原创 NoC 硬件实现：基于 Credit 的 VC 流控 (`floo_vc_arbiter`)

NoC 硬件实现：基于 Credit 的 VC 流控 (在多虚拟通道（VC）共享单物理链路的架构中，若仅依赖全局ready信号，会导致下游某个 VC 缓冲区满时阻塞所有其他 VC（HoL 阻塞）。通过为每个 VC 维护独立的 Credit 计数器，实现。

原创 NoC 硬件实现：规约操作微指令集 (`collect_op_e`)

NoC 硬件实现：规约操作微指令集 (NoC 通过将计算逻辑下沉至路由节点实现 In-Network Computing，将全局归约的传输复杂度从ON降低至OlogN。

原创 Wormhole 核心：端口锁定 (Locking)

Wormhole 核心：端口锁定机制last_out。

原创 AXI Outstanding 核心实现：计数器与回压

Outstanding 数量→→由参数决定。回压机制→→ready信号直接由cnt < Max组合逻辑驱动，实现零延迟截断。

原创 核心设计模式：AXI 握手与背压实现

核心设计模式：AXI 握手与背压实现和。

原创 Host · FIFO · PBDMA

管理通道调度的硬件子系统。读 Runlist，选 Channel，做上下文切换。Host 提交 → FIFO 调度 → PBDMA 取指分发 → Engine 执行。从内存取回命令，解析后分发到引擎。— GPU 与 CPU 的接口。驱动通过它提交命令。

原创 别让你的内存跑马拉松

多路服务器上，CPU 和内存不在同一个节点时，每次访问多走一条跨节点总线。

原创 Flash Attention：少搬几趟，比算得更快重要

在受限系统里，管理"移动"比管理"计算"重要。少搬一趟的收益，远大于算得快一点。CPU 优化 = 减少 Cache Miss数据库优化 = 减少磁盘 IO分布式优化 = 计算向数据靠拢尊重物理约束，让数据少跑路。

原创 token爆炸

原创 大模型推理之chunk_size