Cortex-M0(+)内核的处理器架构简介

最新推荐文章于 2025-06-11 21:42:30 发布

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#内核 #存储 #stm32 #处理器架构

本文介绍了Cortex-M0(+)内核的处理器架构，包括基于AHB_Lite和APB的总线系统，以及在Cortex-M0+上的微调。详细阐述了STM32L053的内部架构，强调了GPIO口和BusMatrix的角色。同时，概述了Cortex-M0(+)处理器的4G存储空间的8个映射区域，并以STM32L053为例，展示了具体的存储器分配情况，突出了灵活性和功耗管理的特点。

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系统架构

Cortex-M0处理器具有32位系统总线接口，以及32位地址线，即有4GB的地址空间。

Cortex-M0系统结构
系统总线基于AHB_Lite高级高性能总线协议。外设总线基于APB高级外设总线协议，通过一个转换桥连接到AHB上。这只是Cortex-M0内核的大概模式，Cortex-M0+的存储器系统与Cortex-M0基本相同。但是厂商根据需要会进行调整。
以下的是基于cortex-M0+内核的stm32L053的内部架构图。

可以看到GPIO口挂在了内核上，由BusMartix负责AHB，DMA，SRAM，MIF之间的数据交换
主总线和外设总线是分离的，所以很多情况下时钟频率也不同。我们可以使外设运行在较低的频率上，或者关闭不用的外设时钟，这样可以降低功耗。

存储器映射

Cortex-M0(+)处理器的4G存储空间从架构上被分为多个区域。总的被分成8个大部分，每个部分512M。
Cortex-M0处理器架构定义的存储器映射
虽然映射已经被架构预先定义，但是实际分配却是很灵活的。
1.代码区域 (0x0000 0000~0x1FFF FFFF) 512M，主要用于存储代码
2.SRAM区域 (0x2000 0000~0x3FFF FFFF) 512M，主要用于数据存储
3.外设区域 (0x4000 0000~0x5FFF FFFF) 512M，主要用于外设及数据存储。不允许执行程序
4.RAM区域 (0x60