17、数字电路中的触发器与移位寄存器详解

数字电路中的触发器与移位寄存器详解

1. 触发器的工作原理

1.1 JK主从触发器

JK主从触发器由两个触发器组成，一个由高时钟脉冲激活，另一个由脉冲周期的低电平部分激活。当主触发器的时钟脉冲为高电平时，从触发器的输出不能反馈到主触发器，从而消除了单级JK锁存器中的时序问题。由于JK主从配置不是透明的，因此它被正确地称为触发器而不是锁存器。此外，还可以添加预置和清零输入，以覆盖时钟信号来设置或重置输出，这些输入为低电平有效。

JK主从触发器的输入输出情况总结如下表：
| J | K | CLK | Q（下一状态） | NOT - Q（下一状态） |
| — | — | — | — | — |
| 0 | 0 | ↓ | 保持上一周期状态 | 保持上一周期状态 |
| 0 | 1 | ↓ | 0 | 1 |
| 1 | 0 | ↓ | 1 | 0 |
| 1 | 1 | ↓ | 翻转 | 翻转 |

注：表中“↓”表示时钟脉冲下降沿触发，“X”表示该状态无关紧要。

1.2 D型触发器

D型触发器在两个输入之间放置一个反相器，以确保它们始终处于相反的状态，并使用时钟信号将其状态复制到一对逻辑门。通过在输入之间添加反相器，SR触发器或JK触发器都可以变成D型触发器。此时只需要一个数据输入（通常标记为D），因为它通过反相器驱动另一个输入。

D型触发器对输入和时钟条件变化的响应过程如下：
1. 初始状态：数据输入为高电平，时钟输入为高电平，Q输出为高电平。
2. 时钟变低：输入级的上与非门输出从低变高，但输出级的上与非门仍有一