System verilog学习

本人的学习的一些小总结，写给自己，方便复习。一些总结性的摘要性的，可能自己才能看懂写的是什么鬼东西哈哈哈

1. 数据类型。

类型：变量variables/线网net。和Verilog不同的，对变量类型，可以使用连续赋值，或者过程赋值。

数据类型：四值逻辑logic/二值逻辑bit。

有符号/无符号。logic/bit构成的向量vector是无符号。integer,int,byte,short,int,longint有符号。

多驱动或者双向inout只能用 线网wire。logic不能被多驱动。

2. 自定义类型

typedef。Typedef就是用来创建新的类型的。常常和enum/struct一起用，定义枚举类型/定义结构体类型。

枚举类型enum。默认的枚举类型是int。枚举类型可转换成整型。整型不能隐式的转换成枚举类型。

结构体struct。

  

3. 字符串类型

4. 设计特性

= = / = = = 的区别。

inside。

unique case。每次case选项只能满足一条，不能重叠。可以并行运行，case选项必须完备。

priority case。必须至少有一个case满足。

case(z)/case(x)。

5. 接口interface

modport约束不同模块连接的信号方向。（常用在设计中）。

clocking block(常用在testbench)。